JPS60107083A - Display unit - Google Patents

Display unit

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JPS60107083A
JPS60107083A JP21448583A JP21448583A JPS60107083A JP S60107083 A JPS60107083 A JP S60107083A JP 21448583 A JP21448583 A JP 21448583A JP 21448583 A JP21448583 A JP 21448583A JP S60107083 A JPS60107083 A JP S60107083A
Authority
JP
Japan
Prior art keywords
electrode
display device
gate
display
voltage
Prior art date
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Pending
Application number
JP21448583A
Other languages
Japanese (ja)
Inventor
沖 賢一
泰史 大川
高原 和博
権藤 浩之
三浦 照信
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Publication of JPS60107083A publication Critical patent/JPS60107083A/en
Pending legal-status Critical Current

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  • Control Of El Displays (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 (イ)発明の技術分野 本発明は表示装置に係り、特に安定な輝度変調を行ない
得て、しかも表示品質の向上を達成し得るよう工夫を凝
らした表示装置に関する。
DETAILED DESCRIPTION OF THE INVENTION (a) Technical Field of the Invention The present invention relates to a display device, and particularly to a display device that is devised to perform stable brightness modulation and improve display quality.

(中波術の背景 ELパネル等では、その画素に相当する表示素子の数は
所定の画面を構成し得るに足りるだけ必要となり、その
数は相当な素子数にのぼる。そして、それら各素子は個
別に駆動する必要性があるから、駆動回路は素子数若し
くはライン数だけ必要になり、その数は非常に多数にな
る。 。
(Background of medium wave technology In an EL panel, etc., the number of display elements corresponding to the pixels is required to be sufficient to configure a predetermined screen, and the number of elements is quite large. Since it is necessary to drive them individually, the number of drive circuits required is equal to the number of elements or lines, and the number of drive circuits becomes extremely large.

従って、その駆動回路は簡略に構成されることが望まし
い。
Therefore, it is desirable that the drive circuit has a simple configuration.

又、そのような駆動回路であって、しかも表示素子の輝
度変調を為し得ることが要求されることに加えて、その
輝度変調の安定性に優れ、しがも表示品質の向上も望め
るものが要求されるに至っている。
In addition, such a drive circuit is required to be able to modulate the brightness of the display element, and also to have excellent stability of the brightness modulation, and also to be expected to improve display quality. has come to be required.

(ハ)従来技術と問題点 従来の輝度変調を生じさせる駆動回路として、第1図に
示すような1トランジスタ・1キヤパシタ構成(Ql、
C3から成るもの)のアクティブマトリクスaがある。
(c) Prior art and problems As a conventional drive circuit that produces brightness modulation, a one-transistor, one-capacitor configuration (Ql,
There is an active matrix a consisting of C3).

この駆動回路により表示素子、例えば液晶素子すが駆動
されるように構成されている。この駆動回路は、データ
バスCに供給される輝度情報に対応する電圧がスキャン
バスdに印加されるスキャンパルスでオンになるトラン
ジスタQ1を経てキャパシタC3を充電し、素子すの輝
度変調を行なうものである。
This drive circuit is configured to drive a display element, for example a liquid crystal element. In this drive circuit, a voltage corresponding to luminance information supplied to a data bus C charges a capacitor C3 through a transistor Q1 which is turned on by a scan pulse applied to a scan canvas d, thereby modulating the luminance of the element. It is.

この駆動回路を薄膜ELのような交流駆動型の表示素子
の駆動に応用しようとすると、その駆動回路は第2図に
示すように、2トランジスタ・1キヤパシタ構成(Ql
、Q2.C3)に変形しなければならない上、輝度変調
、とりわけ安定した中間調の変調を困難にしてしまうば
かりでなく、表示品質の向上を促す手段に欠けている。
When this drive circuit is applied to drive an AC drive type display element such as a thin film EL, the drive circuit has a two-transistor, one-capacitor configuration (Ql
, Q2. C3), which not only makes it difficult to perform brightness modulation, especially stable halftone modulation, but also lacks a means to improve display quality.

(=)発明の目的 本発明は」二連したような従来回路の有する欠点に鑑み
て創案されたもので、その目的は安定した輝度変調を実
現しつつ、しかも表示品質も向上させ得る表示装置を提
供することにある。
(=) Purpose of the Invention The present invention was devised in view of the drawbacks of conventional circuits such as dual circuits, and its purpose is to provide a display device that can realize stable brightness modulation while also improving display quality. Our goal is to provide the following.

G+)発明の構成 そして、この目的達成のため、本発明装置はアクティブ
マトリクス回路のゲートコントロールダイオードのドレ
イン電極を表示素子に接続した表示装置を半導体基板ε
こ構成する際に上記ゲートコントロールダイオードのゲ
ート電極を環状に形成して構成したものである。
G+) Structure of the Invention In order to achieve this object, the present invention provides a display device in which the drain electrode of a gate control diode of an active matrix circuit is connected to a display element on a semiconductor substrate ε.
In this structure, the gate electrode of the gate control diode is formed into a ring shape.

(へ)発明の実施例 以下、添付図面を参照しながら本発明の詳細な説明する
(F) Embodiments of the Invention The present invention will now be described in detail with reference to the accompanying drawings.

第3図は本発明実施例の回路図であり、第4図は第3図
回路の集積回路化に工夫を凝らして構成した図である。
FIG. 3 is a circuit diagram of an embodiment of the present invention, and FIG. 4 is a diagram illustrating the circuit of FIG. 3 contrived to be integrated into an integrated circuit.

第3図において、1はE L駆動用のアクティブマトリ
クス回路で、2はELセル(表示素子)である。ELナ
セルの一方の電極は駆動電源端子3へ接続され、その他
方の電極はゲートコントロールダイオード(以下、GC
Dと略称する。)4のドレインに接続され、ダイオード
40基板SUBは基準電位、例えばアース電位へ接続さ
れている。
In FIG. 3, 1 is an active matrix circuit for EL driving, and 2 is an EL cell (display element). One electrode of the EL nacelle is connected to the drive power supply terminal 3, and the other electrode is connected to the gate control diode (hereinafter referred to as GC).
It is abbreviated as D. ) 4, and the diode 40 substrate SUB is connected to a reference potential, for example ground potential.

ダイオード4のゲートはストレージキャパシタ5の一方
の電極に接続されると共に、アドレストランジスタロを
経てデータバス7へ接続され得るように構成されている
。トランジスタ6は例えばMOS)ランジスタで、その
ゲート電極はスキャンハス8に接続されている。キャパ
シタ4の他方の電極は基準電位、例えばアース電位に接
続されている。
The gate of the diode 4 is connected to one electrode of the storage capacitor 5, and is configured to be connected to the data bus 7 via an address transistor. The transistor 6 is, for example, a MOS transistor, and its gate electrode is connected to the scan layer 8. The other electrode of the capacitor 4 is connected to a reference potential, for example ground potential.

この回路構成の集積回路を示す第4図において、その(
,11)は平面図を示し、(4−2)はそのIV−IV
線矢視縦断面図を示す。これらの図において、アトレス
トランジスタロのドレイン電極り及びゲート電極Gは夫
々、格子状に形成されるデータバス7及びスキャンバス
8に接続されるものである。l・ランジスタロのソース
電極は環状のPOly Si電極10に接続されている
。このPo1y Si電極10の外側部は厚さ1000
人の熱酸化膜(S102絶縁膜16の一部)11を隔て
てP″′の拡散領域と向い会ってそこにストレージ容量
を生成せしめ、上述ストレージキャパシタ5を形成する
一方、Po1y Si電極10の内縁部でもその電極下
の酸化膜は1000人の熱酸化膜(S102絶縁膜16
の一部)12と薄く形成され、その縁部における熱酸化
膜12がGCD4のゲート絶縁膜となりその上部のPo
1y Si電極10部分がGCD4のゲート電極として
作用する。そして、環状Po1y Si電極10に囲ま
れた内側領域(P形シリコン基板13)はPo1y S
i電極10をマスクとして燐が拡散されてrの領域とさ
れ、これがGCD 4のドレイン電極とELナセルの表
示電極を兼ねる。なお、ELナセルの表示電極を別個に
形成してこれにGCD4のドレイン電極を接続するよう
にしてもよい。
In FIG. 4, which shows an integrated circuit with this circuit configuration, the (
, 11) shows a plan view, and (4-2) shows its IV-IV
A vertical cross-sectional view taken along the line arrow is shown. In these figures, the drain electrode and gate electrode G of the atres transistor are connected to a data bus 7 and a scan bus 8, respectively, which are formed in a grid pattern. The source electrode of the l.randistaro is connected to the annular POly Si electrode 10. The outer part of this PolySi electrode 10 has a thickness of 1000 mm.
A storage capacitor 5 is formed by facing the P'' diffusion region across the thermal oxide film (a part of the S102 insulating film 16) 11, and forming the storage capacitor 5 described above. Even at the inner edge, the oxide film under the electrode is a thermal oxide film (S102 insulation film 16
The thermal oxide film 12 at the edge becomes the gate insulating film of the GCD 4 and the Po
1y A portion of the Si electrode 10 acts as a gate electrode of the GCD 4. The inner region (P-type silicon substrate 13) surrounded by the annular PolySi electrode 10 is made of PolyS
Phosphorus is diffused using the i electrode 10 as a mask to form an r region, which serves as the drain electrode of the GCD 4 and the display electrode of the EL nacelle. Note that the display electrode of the EL nacelle may be formed separately and the drain electrode of the GCD 4 may be connected to it.

このようにして、Siプロセスによって駆動回路部を形
成した後、必要に応じて図示してない光シールド及び電
気シールドを設け、表示電極のみを露出した状態におい
て蒸着、スパッタ等の薄膜形成技術を用いてELナセル
のEL発光層14を全面に形成する。この発光層14は
EL発光層のみでもよいし、Y203 、 Si3 N
4 、 Al102等の絶縁層を含んだ発光層であって
もよい。そして、発光Jii14の上に透明導電膜(共
通の対向電極)15を形成してELパネルを完成する。
After forming the drive circuit part by the Si process in this way, a light shield and an electric shield (not shown) are provided as necessary, and thin film forming techniques such as vapor deposition and sputtering are used with only the display electrodes exposed. The EL light emitting layer 14 of the EL nacelle is formed on the entire surface. This light-emitting layer 14 may be only an EL light-emitting layer, or may be made of Y203, Si3N
4. The light emitting layer may include an insulating layer such as Al102. Then, a transparent conductive film (common counter electrode) 15 is formed on the light emitting Jii 14 to complete the EL panel.

このようにして構成される本発明装置の動作を以下に説
明する。
The operation of the apparatus of the present invention constructed in this manner will be described below.

電源端子3に第5図の(5−1)に示すような駆動電圧
VAが供給される一方、スキャンバス8に第5図の(5
−2)に示すようなフレーム周波数のスキャンパルスV
Yが供給され、且つデータバス7に第5図の(5−3)
に示すような中間調を含む輝度情報に対応した電圧VX
が供給されている。
The drive voltage VA shown in (5-1) in FIG. 5 is supplied to the power supply terminal 3, while the drive voltage VA shown in (5-1) in FIG.
-2) Scan pulse V with a frame frequency as shown in
Y is supplied to the data bus 7 (5-3) in FIG.
Voltage VX corresponding to luminance information including halftones as shown in
is supplied.

従って、第5図の(F+−2)に示すようなタイミング
でスキャンパルスVyが供給されると、アドレストラン
ジスタロがオンになり、キャパシタ5にその時の電圧値
VG1が1フレームの間保持されて(第5図の(5−4
)参照)、その電圧がダイオード4のゲートへ印加され
る。
Therefore, when the scan pulse Vy is supplied at the timing shown in (F+-2) in FIG. 5, the address transistor turns on, and the voltage value VG1 at that time is held in the capacitor 5 for one frame. ((5-4 in Figure 5)
), that voltage is applied to the gate of the diode 4.

ダイオード4はそのゲート電圧に応じて第6図に示す関
係に従ってその逆方向降伏電圧を変える。
Diode 4 changes its reverse breakdown voltage according to the relationship shown in FIG. 6 depending on its gate voltage.

ダイオード4のこのような特性はダイオード4が第7図
に示すようにMOS)ランジスタのソース拡散領域を省
略した構造を有し、ドレイン−基板間の電圧印加時の電
位分布は図示のようにゲート電位の影響を受け、ゲート
電圧が低い程ゲート端部下のP−N接合空乏層の電位勾
配が急峻となり、低いドレイン電圧で電圧降伏を起こす
ことがら得られるものである。
This characteristic of the diode 4 is such that the diode 4 has a structure in which the source diffusion region of a MOS transistor is omitted, as shown in FIG. This is obtained because the potential gradient of the PN junction depletion layer under the gate end becomes steeper as the gate voltage becomes lower due to the influence of the potential, causing voltage breakdown at a lower drain voltage.

上述のように、ダイオード4の逆方向降伏電圧が変わる
から、ダイオード4のドレイン電圧VDは第5図の(5
−5)に示すように、異なる値にクランプされる。従っ
て、ELセル1の両端にかかる電圧Vc E L L 
=VA−VDは第5図の(5−6)に示すように、その
正極性のピーク電圧値がゲート電圧V、Gの値に応じて
Va VzlがらVa Vzoの間で変化する。
As mentioned above, since the reverse breakdown voltage of the diode 4 changes, the drain voltage VD of the diode 4 becomes equal to (5) in FIG.
-5), they are clamped to different values. Therefore, the voltage Vc E L L applied across the EL cell 1
As shown in (5-6) in FIG. 5, the positive peak voltage value of =VA-VD changes between Va Vzl and Va Vzo depending on the values of the gate voltages V and G.

このように、Vc E L Lが変化すると、急峻なし
きい値特性を有する薄膜EL素子1はVCELLがVa
 VzQにあるときには飽和状態の輝度BOで光り、v
c E L LがVa Vz、にあるときには暗状態の
輝度B1で光る(第8図参照)。
In this way, when VcELL changes, the thin film EL element 1 having steep threshold characteristics changes as VCELL changes to Va.
When it is at VzQ, it shines at the saturated brightness BO, and v
When cELL is at VaVz, it shines at the brightness B1 in the dark state (see FIG. 8).

つまり、ELナセル輝度はVa及びVDの設定値により
変えられる。従って、ゲート電圧によって輝度制御をな
しうろことになる。このような制御が可能となるから、
ゲート電圧として中間値■G2を与えるようにすれば、
中間調の輝度B2を得ることができる。
That is, the EL nacelle brightness can be changed by the set values of Va and VD. Therefore, the brightness can be controlled by the gate voltage. This kind of control becomes possible because
If we give the intermediate value ■G2 as the gate voltage,
A middle tone brightness B2 can be obtained.

そして、本発明においては、第4図に示すように、GC
D4のゲート長を長くし、しかもその占有面積を小さく
して発光領域を拡大しているから、低インピーダンスで
のクランプ動作により安定した中間調の駆動制御が可能
になると共に、多機能高表示品質の表示装置を具現化し
得る。
In the present invention, as shown in FIG.
By increasing the gate length of D4 and reducing its occupied area to expand the light emitting area, stable halftone drive control is possible through low impedance clamping operation, and multifunctional high display quality is achieved. can be realized as a display device.

なお、上記実施例においては、GCD4のゲートエツジ
を単一の環状に形成する例について説明したが、発光領
域を複数にするようにしてもよい。
In the above embodiment, an example was described in which the gate edge of the GCD 4 is formed into a single ring shape, but a plurality of light emitting regions may be formed.

これらのいづれかの場合において、発光領域を外側に形
成してもよい。
In either of these cases, the light emitting region may be formed outside.

(ト)発明の効果 以上述べたように、本発明によれば、 ■安定した中間調の駆動制御ができ、 ■表示品質の向上も図れる、等の効果が得られる。(g) Effects of the invention As described above, according to the present invention, ■Stable halftone drive control is possible, ■ Effects such as improved display quality can be obtained.

【図面の簡単な説明】[Brief explanation of drawings]

第1図及び第2図は従来の表示素子の駆動回路を示す図
、第3図は本発明表示装置の回路図、第4図は第3回路
の集積回路図、第5図は本発明回路の動作を説明するた
めのタイミングチャート、第6図はゲートコントロール
ダイオードの特性を示す図、第7図はゲートコントロー
ルダイオードの動作原理を図解する図、第8図はELナ
セル動作を説明するための図である。 図中、1はアクティブマトリクス回路、2はELナセル
4はゲートコントロールダイオード、5はストレージキ
ャパシタ、6はアドレストランジスタ、7はデータバス
、8はスキャンバス、10はPo1y Si電極、13
はP形シリコン基板、14は発光層、15は透明導電膜
である。 特許出願人 富士通株式会社 第1図 第2図 第3図 第8図 a−vxz 第5図 第6図 第7図 LJB
1 and 2 are diagrams showing conventional display element drive circuits, FIG. 3 is a circuit diagram of the display device of the present invention, FIG. 4 is an integrated circuit diagram of the third circuit, and FIG. 5 is a circuit diagram of the present invention. Figure 6 is a diagram showing the characteristics of the gate control diode, Figure 7 is a diagram illustrating the operating principle of the gate control diode, and Figure 8 is a diagram explaining the operation of the EL nacelle. It is a diagram. In the figure, 1 is an active matrix circuit, 2 is an EL nacelle 4 is a gate control diode, 5 is a storage capacitor, 6 is an address transistor, 7 is a data bus, 8 is a scan canvas, 10 is a PolySi electrode, 13
1 is a P-type silicon substrate, 14 is a light emitting layer, and 15 is a transparent conductive film. Patent applicant Fujitsu Ltd. Figure 1 Figure 2 Figure 3 Figure 8 a-vxz Figure 5 Figure 6 Figure 7 LJB

Claims (3)

【特許請求の範囲】[Claims] (1)アクティブマトリクス回路のゲートコントロール
ダイオードのドレイン電極を表示素子に接続した表示装
置を半導体基板に構成する際に上記ゲートコントロール
ダイオードのゲート電極を環状に形成したことを特徴と
する表示装置。
(1) A display device characterized in that when a display device in which a drain electrode of a gate control diode of an active matrix circuit is connected to a display element is formed on a semiconductor substrate, the gate electrode of the gate control diode is formed in an annular shape.
(2)上記環状ゲート電極の外周側に情報蓄積用容量部
を形成し、その内周に接する領域に上記ゲートコントロ
ールダイオードのドレイン部を形成し、上記表示素子の
画素発光領域を上記環状ゲート電極の内側に形成したこ
とを特徴とする特許請求の範囲第1項記載の表示装置。
(2) Forming an information storage capacitor section on the outer periphery side of the annular gate electrode, forming a drain section of the gate control diode in a region in contact with the inner periphery, and connecting the pixel light emitting region of the display element to the annular gate electrode. 2. The display device according to claim 1, wherein the display device is formed inside the display device.
(3)上記環状ゲート電極の内側全体をドレイン領域と
し、該ドレイン領域を上記表示素子の表示電極としたこ
とを特徴とする特許請求の範囲第1項又は第2項記載の
表示装置。
(3) The display device according to claim 1 or 2, wherein the entire inside of the annular gate electrode is used as a drain region, and the drain region is used as a display electrode of the display element.
JP21448583A 1983-11-15 1983-11-15 Display unit Pending JPS60107083A (en)

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