KR950004739B1 - Active matrix panel - Google Patents
Active matrix panel Download PDFInfo
- Publication number
- KR950004739B1 KR950004739B1 KR1019940011607A KR19940011607A KR950004739B1 KR 950004739 B1 KR950004739 B1 KR 950004739B1 KR 1019940011607 A KR1019940011607 A KR 1019940011607A KR 19940011607 A KR19940011607 A KR 19940011607A KR 950004739 B1 KR950004739 B1 KR 950004739B1
- Authority
- KR
- South Korea
- Prior art keywords
- type
- thin film
- line driver
- active matrix
- driver circuit
- Prior art date
Links
- 239000011159 matrix material Substances 0.000 title claims description 95
- 239000010409 thin film Substances 0.000 claims description 67
- 239000000758 substrate Substances 0.000 claims description 51
- 239000012535 impurity Substances 0.000 claims description 42
- 230000000295 complement effect Effects 0.000 claims description 29
- 239000004973 liquid crystal related substance Substances 0.000 claims description 27
- 230000003068 static effect Effects 0.000 claims description 10
- 239000010408 film Substances 0.000 description 38
- 239000010410 layer Substances 0.000 description 36
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 32
- 229910052710 silicon Inorganic materials 0.000 description 32
- 239000010703 silicon Substances 0.000 description 32
- 238000000034 method Methods 0.000 description 22
- 239000000370 acceptor Substances 0.000 description 21
- 238000004519 manufacturing process Methods 0.000 description 21
- 238000012360 testing method Methods 0.000 description 20
- 239000003990 capacitor Substances 0.000 description 16
- 239000011295 pitch Substances 0.000 description 12
- 230000000694 effects Effects 0.000 description 11
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 210000004027 cell Anatomy 0.000 description 6
- 150000001875 compounds Chemical class 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 210000002858 crystal cell Anatomy 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000011160 research Methods 0.000 description 3
- 238000005070 sampling Methods 0.000 description 3
- 238000003949 trap density measurement Methods 0.000 description 3
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000010287 polarization Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 229910000951 Aluminide Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000005421 electrostatic potential Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000002195 synergetic effect Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
- G02F1/13454—Drivers integrated on the active matrix substrate
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
- H01L21/8228—Complementary devices, e.g. complementary transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
Abstract
내용 없음.No content.
Description
제1도는 본 발명의 실시예, 즉, 주변에 구동회로를 집적화한 액티브 매트릭스 패널을 도시한 도면.1 is a diagram showing an embodiment of the present invention, that is, an active matrix panel in which driving circuits are integrated in a periphery thereof.
제2a도 내지 제2f도는 제1도에 있어서의 구동회로의 상세한 구성예를 도시한 도면.2A to 2F show a detailed configuration example of the drive circuit in FIG.
제3a 및 제3b도는 본 발명의 액티브 매트릭스 패널의 단면 구조를 예시한 도면.3A and 3B illustrate a cross-sectional structure of an active matrix panel of the present invention.
제4a도 내지 제4d도는 본 발명의 액티브 매트릭스 패널의 제조방법을 예시한 도면.4A to 4D illustrate a method of manufacturing an active matrix panel of the present invention.
제5도는 본 발명에 관한 TFT의 특성예를 단결정 실리콘 MOSFET의 그것과 비교하여 도시한 도면.Fig. 5 is a diagram showing a characteristic example of a TFT according to the present invention in comparison with that of a single crystal silicon MOSFET.
제6도는 본 명세서중에 있어서의 게이트 길이, 게이트 폭의 정의를 도시한 도면.6 is a diagram showing definitions of gate length and gate width in the present specification.
제7도는 본 명세서중에 있어서의 공핍층폭, 실리콘 박막의 막두께의 정의를 도시한 도면.FIG. 7 is a diagram showing the definition of a depletion layer width and a film thickness of a silicon thin film in the present specification. FIG.
제8도, 제9도, 제10a도 및 제10b도는 본 발명을 더욱 유효한 것으로 하는 제1수단을 설명하기 위한 도면.8, 9, 10a and 10b are views for explaining first means for making the present invention more effective.
제11a도 및 제11b도는 본 발명을 더욱 유효한 것으로 하는제2수단을 설명하기 위한 도면.11A and 11B are views for explaining second means for making the present invention more effective.
제12도는 본 발명을 더욱 유효한 것으로 하는 제3수단을 설명하기 위한 도면.12 is a view for explaining third means for making the present invention more effective.
제13a 및 제13b도는 본 발명을 더욱 유효한 것으로 하는 제4수단을 설명하기 위한 도면.13A and 13B are views for explaining fourth means for making the present invention more effective.
제14도는 본 발명을 더욱 유효한 것으로 하는 제5수단을 설명하기 위한 도면.14 is a view for explaining a fifth means for making the present invention more effective.
제15a 및 제15b도는 본 발명을 더욱 유효한 것으로 하는 제6수단을 설명하기 위한 도면.15A and 15B are views for explaining the sixth means of making the present invention more effective.
제16a 및 제16b도는 본 발명을 더욱 유효한 것으로 제7수단을 설명하기 위한 도면.16A and 16B are views for explaining the seventh means of the present invention as being more effective.
제17도는 본 발명의 제1응용예를 도시한 도면.17 is a diagram showing a first application of the present invention.
제18도는 본 발명의 제2응용예를 도시한 도면.18 shows a second application of the present invention.
제19도는 종래 기술을 설명하기 위한 도면.19 is a view for explaining the prior art.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
13,20 : 시프트 레지스터 17,18,19 : 샘플 홀드 회로13,20: shift register 17,18,19: sample hold circuit
22 : 화소 매트릭스 23 : 버퍼22: pixel matrix 23: buffer
41,42 : 인버터 87,89 : 실리콘 박막층41,42: inverter 87,89: silicon thin film layer
96 : 액정 98 : 투명기판96 liquid crystal 98 transparent substrate
142 : 게이트 전극142: gate electrode
[산업상의 이용분야][Industrial use]
본 발명은 박막 트랜지스터를 사용하여 형성된 액티브 매트릭스 패널에 관한 것이다.The present invention relates to an active matrix panel formed using thin film transistors.
[종래의 기술][Prior art]
종래의 액티브 매트릭스 액정 패널은 문헌 에스 아이 디 83 다이제스트 156페이지 내지 157페이지, B/W 엔드컬러 LC 비디오 디스플레이즈 어드레스트 바이 폴리 실리콘 티에프티즈(모로즈미외)에 도시된 바와같이 박막 트랜지스터를 사용한 화소 매트릭스가 투명기판상에 형성된 것이고, 게이트선구동회로 및 소스선구동회로는 단결정 실리콘에 의한 MOS 집적회로로 형성된 제19도에 도시한 바와같이 상기 액티브 매트릭스 패널에 부착되어 있었다. 제19도에서, (1)은 액티브 매트릭스 패널이고, 상기 액티브 매트릭스 패널(1)은 화소 매트릭스(2)를 갖추고 있다. (3)은 플렉시블 기판이고, 단결정 실리콘에 의한 구동 집적회로(4)가 탑재되어 있다. 액티브 매트릭스 패널(1)과 플렉시블 기판(3)과는 패드(5)에서 접속되어 있다. 실장기판(6)은 구동 집적회로(4)와 외부회로를 전기적으로 접속할뿐만 아니라 플렉시블 기판(3) 및 액티브 매트릭스 패널(1)을 기계적으로 지지하고 있다.Conventional active matrix liquid crystal panels include pixels using thin film transistors, as shown in the document S ID 83 Digest pages 156 to 157, B / W end-color LC video displays address by polysilicon TFTs (Morozmi et al.). The matrix was formed on the transparent substrate, and the gate line driver circuit and the source line driver circuit were attached to the active matrix panel as shown in FIG. 19 formed of the MOS integrated circuit made of single crystal silicon. In Fig. 19, (1) is an active matrix panel, which is equipped with a pixel matrix (2). Reference numeral 3 denotes a flexible substrate, on which a drive integrated circuit 4 made of single crystal silicon is mounted. The active matrix panel 1 and the flexible substrate 3 are connected by the pad 5. The mounting substrate 6 not only electrically connects the driving integrated circuit 4 and an external circuit, but also mechanically supports the flexible substrate 3 and the active matrix panel 1.
[발명이 해결하려는 과제][Problems to Solve Invention]
종래의 액티브 매트릭스 패널에 의하면 다음과 같은 과제가 있었다.According to the conventional active matrix panel, the following subjects were encountered.
(1) 고정밀화가 방해된다.(1) High precision is hindered.
종래는 제19도에 도시된 바와같이 플렉시블 기판(3)과, 액티브 매트릭스 패널(1)이 소스선 또는 게이트선이 패드(5)에 접속되어 있으며, 실장 기술상 접속가능한 패드 간격에 의하여 화소피치가 제한되어 있었다. 이 때문에, 종래 100㎛ 이하의 화소피치를 가지는 액티브 매트릭스 패널을 대량생산하는 것은 매우 곤란하고 고정밀화가 방해되어 있었다.Conventionally, as shown in FIG. 19, the flexible substrate 3 and the active matrix panel 1 have a source line or a gate line connected to the pad 5, and pixel pitches can be reduced by pad spacing which can be connected in a mounting technique. It was limited. For this reason, it is very difficult to mass-produce the active matrix panel which has the pixel pitch of 100 micrometers or less conventionally, and high definition was hindered.
(2) 표시장치의 소형화가 방해된다.(2) Miniaturization of the display device is hindered.
제19도는 도시된 바와같이 종래의 액티브 매트릭스 패널은 구동 집적회로(4)가 부착되어 있었으므로 실장기판(6)의 외형 치수가 면적으로 하여 화소 매트릭스부(2)의 4 내지 5배 정도 또는 그 이상 필요하였다. 이 때문에, 종래의 액티브 매트릭스 패널을 사용한 표시 장치의 크기는 표시에 기여하는 화소 매트릭스부의 면적의 비교적 대형으로 하지 않을수 없고, 이것은, 예를들면 비디오 카메라의 뷰파인더와 같은 초소형 모니터로의 응용을 제한하는 요인을 이루고 있다.As shown in FIG. 19, the conventional active matrix panel has a driver integrated circuit 4 attached thereto, so that the external dimensions of the mounting substrate 6 are approximately 4 to 5 times the pixel matrix portion 2, or the like. It was necessary more. For this reason, the size of the display device using the conventional active matrix panel is inevitably made to be relatively large in area of the pixel matrix portion contributing to the display, which limits the application to a micro monitor such as a viewfinder of a video camera, for example. To achieve the factor.
(3) 제조 가격이 높다.(3) The manufacturing price is high.
표시 장치를 제조할 때, 액티브 매트릭스 패널(1)과 플렉시블 기판(3)을 접속하는 공정, 구동 집적회로(4)와 플렉시블 기판(3)을 접속하는 공정 및 플렉시블 기판(3)과 실장기판(6)을 실장하는 공정을 필요로하여 제조가격이 비싸게 되지 않을수 없었다.In manufacturing a display device, a process of connecting the active matrix panel 1 and the flexible substrate 3, a process of connecting the driving integrated circuit 4 and the flexible substrate 3, and a flexible substrate 3 and a mounting substrate ( Due to the process of mounting 6), the manufacturing price was inevitable.
(4) 신뢰성이 낮다.(4) low reliability.
액티브 매트릭스 패널(1)과 플렉시블 기판(3)의 접속, 구동 집적회로(4)와 플렉시블 기판(3)과의 접속등 접속개소가 많은 것 이외도 그들에 응력이 가해지기 쉬우므로, 상기 접속개소에 있는 접속강도가 충분치 않고, 표시 장치 전체의 신뢰성이 낮았다. 또한, 충분한 신뢰성을 확보하기 위하여 최대의 비용을 필요로 하였다.Since the connection of the active matrix panel 1 and the flexible board 3 and the connection of the driving integrated circuit 4 and the flexible board 3 are large, there are many points of connection. The connection strength at was not sufficient, and the reliability of the entire display device was low. In addition, the maximum cost was required to secure sufficient reliability.
본 발명은 이상과 같은 과제를 해결하고, 고정밀 그리고 콤팩트로서 신뢰성이 뛰어난 액티브 매트릭스 패널을 저렴하게 제공하는 것을 목적으로 한다. 또한, 본 발명의 액티브 매트릭스 패널은 비디오 카메라의 전자뷰파인더나 휴대형 VTR의 모니터등에 응용되는 것을 의도하고 있다. 게다가, 투사형 표시 장치의 라이트 밸브로서의 사용도 의도하고 있다.An object of the present invention is to solve the above problems and to provide an active matrix panel having high reliability with high precision and compact at low cost. The active matrix panel of the present invention is intended to be applied to an electronic viewfinder of a video camera, a monitor of a portable VTR, and the like. Moreover, the use as a light valve of a projection display device is also intended.
[과제를 해결하기 위한 수단][Means for solving the problem]
상술한 과제를 해결하기 위하여, 본 발명은 다음에 도시하는 수단을 실시한다.MEANS TO SOLVE THE PROBLEM In order to solve the above-mentioned subject, this invention implements the means shown next.
복수의 게이트선, 복수의 소스선 및 박막 트랜지스터를 갖춘 화소 매트릭스가 형성된 제1투명기판과 제1투명기판에 대향 배치된 제2투명기판과 상기 제1 및 제2투명기판사이에 설치된 액정으로 구성되어 있는 액티브 매트릭스 패널에 있어서, 상기 제1투명기판상에 실리콘 박막에 의한 상보형 박막 트랜지스터로 구성되어 있는 게이트선 구동회로 및 실리콘 박막에 의한 상보형 박막 트랜지스터로 구성되어 있는 소스선 구동회로의 적어도 한쪽을 구비하고, 상기 화소 매트릭스를 구성하는 박막 트랜지스터는 상기 게이트선 구동회로 내지 소스선 구동회로를 구성하는 P형 박막 트랜지스터 및 N형 박막 트랜지스터의 한쪽과 동일한 단면 구조를 가지는 것을 특징으로 하는 액티브 매트릭스 패널을 제공한다.Comprising a first transparent substrate having a pixel matrix having a plurality of gate lines, a plurality of source lines and a thin film transistor, a second transparent substrate disposed opposite to the first transparent substrate and a liquid crystal disposed between the first and second transparent substrates An active matrix panel comprising: at least a gate line driver circuit composed of a complementary thin film transistor made of a silicon thin film and a source line driver circuit composed of a complementary thin film transistor made of a silicon thin film on the first transparent substrate; The thin film transistor having one side and constituting the pixel matrix has the same cross-sectional structure as one of the P-type thin film transistor and the N-type thin film transistor constituting the gate line driving circuit or the source line driving circuit. Provide a panel.
상기 게이트선 구동회로 및 상기 소스선 구동회로는 상보형 MOS 구조의 스태틱 시프트 레지스터를 포함하는 것을 특징으로 하는 액티브 매트릭스 패널을 제공한다.The gate line driver circuit and the source line driver circuit provide an active matrix panel comprising a static shift register of a complementary MOS structure.
상기 게이트선 구동회로 및 소스선 구동회로는 P형 및 N형의 박막 트랜지스터로 구성되어 있으며, 상기 P형 박막 트랜지스터는 소스 영역 및 드레인 영역에 억셉터 불순물을 포함하고, 상기 N형 박막 트랜지스터는 소스 영역 및 드레인 영역에 억셉터 불순물과 상기 억셉터 불순물 보다도 고농도의 도너 불순물을 포함하는 것을 특징으로 하는 액티브 매트릭스 패널을 제공한다.The gate line driving circuit and the source line driving circuit are composed of P-type and N-type thin film transistors, wherein the P-type thin film transistor includes acceptor impurities in a source region and a drain region, and the N-type thin film transistor includes a source An active matrix panel is provided which includes an acceptor impurity in a region and a drain region and a donor impurity having a higher concentration than the acceptor impurity.
상기 게이트선 구동회로 및 소스선 구동회로는 P형 및 N형의 박막 트랜지스터로 구성되어 있고, 상기 N형 박막 트랜지스터는 소스 영역 및 드레인 영역에 도너 불순물을 포함하며, 상기 P형 박막 트랜지스터는 소스 영역 및 드레인 영역에 도너 불순물과 그 도너 불순물 보다도 고농도의 억셉터 불순물을 포함하는 것을 특징으로 하는 액티브 매트릭스 패널을 제공한다.The gate line driving circuit and the source line driving circuit are composed of P-type and N-type thin film transistors, the N-type thin film transistor includes donor impurities in a source region and a drain region, and the P-type thin film transistor has a source region. And a donor impurity in the drain region and a higher concentration of acceptor impurity than the donor impurity.
상기 게이트선 구동회로 및 소스선 구동회로를 구성하는 P형 및 N형의 박막 트랜지스터의 게이트 길이는 상기 화소 매트릭스를 구성하는 박막 트랜지스터의 게이트 길이 보다도 짧게 형성된 것을 특징으로 하는 액티브 매트릭스 패널을 제공한다.The gate lengths of the P-type and N-type thin film transistors constituting the gate line driver circuit and the source line driver circuit are shorter than the gate lengths of the thin film transistors constituting the pixel matrix.
[실시예]EXAMPLE
이하, 도면에 의거하여 본 발명의 실시예를 상세하게 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, the Example of this invention is described in detail based on drawing.
제1도는 본 발명의 실시예를 도시한다. 동도면은 실리콘 박막에 의한 상보형 금속 산화막 반도체 구조(Complementary Metal Oxide Semiconductor : 이하 CMOS 구조라 약기한다)의 소스선 구동회로(12) 및 게이트선 구동회로(21)와 화소 매트릭스(22)가 동일한 투명기판상에 형성된 액티브 매트릭스 패널(11)의 구조를 도시한 블록도이다. 소스선 구동회로(12)는 시프트 레지스터(13), 박막 트랜지스터(Thin Film Transistor : 이하 TFT라 약기한다)로 구성되어 있는 샘플 홀드회로(17,18,19) 및 비디오 신호 버스(14,15,16)를 포함하고, 게이트선 구동회로(21)는 시프트 레지스터(20) 및 필요에 따라 버퍼(23)를 포함한다. 또한, 화소 매트릭스(22)는 상기 소스선 구동회로(12)에 접속되는 복수의 소스선(26,27,28) 게이트선 구동회로(21)에 접속되는 복수의 게이트선(24,25) 및 소스선과 게이트선의 교점에 형성된 복수의 화소(32,33)를 포함한다. 그 화소는 TFT(29) 및 액정셀(31)을 포함하고, 상기 액정셀(31)은 화소 전극과 대향 전극(31)과 액정으로 구성되어 있다. 더우기, 상기 시프트 레지스터(13 및 20)는 소스선 및 게이트선을 순차 선택하는 기능을 갖는 다른 회로, 예를들면 카운터 및 디코더로 대용하여도 지장이 없다. 소스선 구동회로의 입력단자(34,35,36)에는 각각 클럭신호 CLX, 스타트 신호 DX, 비디오 신호 V1, V2, V3가 입력되고, 게이트선 구동회로의 입력단자(37,38)에는 각각 클럭 신호 CLY, 스타트 신호 DY가 입력된다.1 shows an embodiment of the invention. The copper diagram is transparent in which the source line driver circuit 12, the gate line driver circuit 21, and the pixel matrix 22 of the complementary metal oxide semiconductor structure (hereinafter, abbreviated as CMOS structure) of a silicon thin film are the same. It is a block diagram showing the structure of the active matrix panel 11 formed on the substrate. The source line driver circuit 12 includes a shift register 13, a sample hold circuit 17, 18, 19 composed of a thin film transistor (hereinafter, referred to as TFT), and a video signal bus 14, 15; 16, the gate line driver circuit 21 includes a shift register 20 and a buffer 23 as necessary. In addition, the pixel matrix 22 may include a plurality of gate lines 24 and 25 connected to the source line driver circuits 21 and 28 and a plurality of gate lines 24 and 25 connected to the source line driver circuits 12. A plurality of pixels 32 and 33 formed at the intersection of the source line and the gate line are included. The pixel includes a TFT 29 and a liquid crystal cell 31. The liquid crystal cell 31 is composed of a pixel electrode, an opposite electrode 31, and a liquid crystal. In addition, the shift registers 13 and 20 may be substituted with other circuits having a function of sequentially selecting the source line and the gate line, for example, a counter and a decoder. The clock signals CLX, the start signal DX, and the video signals V 1 , V 2 , and V 3 are input to the input terminals 34, 35, and 36 of the source line driver circuit, respectively, and the input terminals 37, 38 of the gate line driver circuit. The clock signal CLY and the start signal DY are respectively input to the.
제1도의 시프트 레지스터(13) 및 시프트 레지스터(20)는 P형 TFT 및 N형 TFT로 구성되어 있는 상보형 TFT에 의한 스태틱(static)형 또는 다이나믹형 회로, 혹은 편극성 TFT에 의한 다이나믹형 또는 스태틱형 회로로서 구성될 수 있다. 이들중, TFT의 디바이스 성능을 고려하면, 상보형 TFT에 의한 스태틱형 회로가 최적이다. 이 이유는 이하와 같이 설명된다. 일반적으로, 액티브 매트릭스 패널에 사용되는 TFT는 절연 기판상에 다결정 또는 비결정질의 실리콘 박막으로 형성되기 때문에, 단결정 실리콘에 의한 금속 산화막 반도체 전계효과 트랜지스터(이하 MOSFET라 약기한다)에 비교하여, 그 온전류는 작고, 그 오프전류는 크다. 이 이유는 실리콘 박막중에 존재하는 트랩(trap) 밀도가 단결정 실리콘 중의 그것에 비하여 훨씬 높으므로 캐리어 이동도가 작게되는 것 및 역바이어스된 PN 접합에서 캐리어의 재결합이 빈번히 일어나게 된다. 이와 같이 TFT의 디바이스상의 특징에 감안하여, 이하의 이유에 의하여 본 발명은 상보형 TFT에 의한 스태틱 시프트 레지스터를 채용한다.The shift register 13 and the shift register 20 in FIG. 1 are static or dynamic circuits using a complementary TFT composed of a P-type TFT and an N-type TFT, or a dynamic type by a polarization TFT or It can be configured as a static circuit. Among these, considering the device performance of the TFT, the static circuit by the complementary TFT is optimal. This reason is explained as follows. In general, since the TFT used in the active matrix panel is formed of a polycrystalline or amorphous silicon thin film on an insulating substrate, the on-current is compared with a metal oxide semiconductor field effect transistor (hereinafter referred to as MOSFET) made of single crystal silicon. Is small, and its off current is large. This is because the trap density present in the silicon thin film is much higher than that in single crystal silicon, so that carrier mobility becomes small and carrier recombination frequently occurs in the reverse biased PN junction. In view of the device characteristics of the TFT as described above, the present invention employs the static shift register of the complementary TFT for the following reasons.
(1) TFT는 오프 전류가 크므로, TFT에 의하여 구성된 다이나믹 회로는 동작 전압 범위, 동작 주파수 범위 및 동작 온도 범위가 좁다.(1) Since the TFT has a large off current, the dynamic circuit constituted by the TFT has a narrow operating voltage range, operating frequency range, and operating temperature range.
(2) 액티브 매트릭스형 액정 채널의 저소비 전력성을 생기게 하기 때문에 구동회로는 저소비 전력의 CMOS구조로 형성될 필요가 있다.(2) The drive circuit needs to be formed of a low power consumption CMOS structure because of the low power consumption of the active matrix liquid crystal channel.
(3) 편극성 MOS 다이나믹 시프트 레지스터에 비하여, 요구되는 온전류 값이 작게 된다.(3) Compared with the polarization MOS dynamic shift register, the required on-current value is smaller.
제2a도에, 제1도의 시프트 레지스터(13) 및 (20)의 회로 구조예를 도시한다. 제2a도에서, 인버터(41 및 42)는 제2b도에 도시하듯이 P형 TFT(47)과 N형 TFT(48)로 구성되어 있다. 또한, 클럭 인버터(43 및 46)은 제2c도에 도시하듯이 P형 TFT(49,50)과 N형 TFT(51,52)로 구성되어 있고, N형 TFT(52)의 게이트에 클럭 신호 CL이 P형 TFT(49)의 게이트에 반전 클럭 신호 CL가 입력된다. 마찬가지로, 클럭 인버터(44 및 45)는 P형 TFT(53,54)와 N형 TFT(55,56)으로 구성되어 있으며, N형 TFT(56)의 게이트에 반전 클럭 신호 CL가, P형 TFT(53)의 게이트에 클럭 신호 CL가 입력된다. 제2a도에서 클럭 인버터(43,46) 대신에 제2e도에 도시하는 인버터(57)와 N형 TFT(58) 및 P형 TFT(59)로 구성되어 있는 아나로그 스위치로서 구성된 회로를 사용하고, 클럭 인버터(44,45) 대신에 제2f도에 도시하는 인버터(60) 및 N형 TFT(61)및 P형 TFT(62)로 구성되어 있는 아나로그 스위치로서 구성된 회로를 사용하여도 지장없다.FIG. 2A shows an example of the circuit structure of the shift registers 13 and 20 in FIG. In FIG. 2A, the inverters 41 and 42 are composed of a P-type TFT 47 and an N-type TFT 48 as shown in FIG. 2B. In addition, the clock inverters 43 and 46 are composed of the P-type TFTs 49 and 50 and the N-type TFTs 51 and 52, as shown in FIG. 2C, and the clock signal is provided at the gate of the N-type TFT 52. CL is inputted to the inverted clock signal CL at the gate of the P-type TFT 49. Similarly, the clock inverters 44 and 45 are composed of the P-type TFTs 53 and 54 and the N-type TFTs 55 and 56, and the inverted clock signal CL is applied to the gate of the N-type TFT 56 and the P-type TFT. The clock signal CL is input to the gate of 53. Instead of the clock inverters 43 and 46 in FIG. 2A, a circuit configured as an analog switch composed of the inverter 57 shown in FIG. 2E and the N-type TFT 58 and the P-type TFT 59 is used. Instead of the clock inverters 44 and 45, a circuit configured as an analog switch composed of the inverter 60 shown in FIG. 2F and the N-type TFT 61 and the P-type TFT 62 may be used. .
상술한 바와같이, 액티브 매트릭스 패널에서 구동회로를 CMOS 구조의 TFT로서 구성하는 것은 매우 유익하다. 그러나, 종래 기술을 단순히 TFT로 적용함으로서 얻어지는 상보형 TFT 집적회로는 이하와 같은 결점을 가지고 있다.As described above, it is very advantageous to configure the driving circuit as the TFT of the CMOS structure in the active matrix panel. However, the complementary TFT integrated circuit obtained by simply applying the prior art as a TFT has the following drawbacks.
(1) P형 TFT와 N형 TFT의 쌍방을 동일 기판상에 집적화하는 제조 방법이 복잡하게 되어 제조 가격이 높게 된다.(1) The manufacturing method for integrating both the P-type TFT and the N-type TFT on the same substrate becomes complicated, resulting in high manufacturing cost.
(2) 상보형 TFT 집적회로를 구성하기 위한 중요한 요소인 특성을 갖춘 P형 TFT와 N형 TFT를 형성하는 것이 곤란하다.(2) It is difficult to form P-type TFTs and N-type TFTs having characteristics that are important elements for constructing complementary TFT integrated circuits.
(3) P형 TFT 및 N형 TFT가 구동회로를 실현하는데 족한 구동 능력을 갖추고 있지 않다.(3) The P-type TFT and the N-type TFT do not have sufficient driving capability to realize the driving circuit.
본 발명은 제조방법, 디바이스 구조, 디바이스 치수, 재료등에 연구를 더함으로서 상기의 문제점을 극복하고 있다. 이하, 순서에 따라 그들을 설명한다.The present invention overcomes the above problems by adding research to manufacturing methods, device structures, device dimensions, materials, and the like. Hereinafter, they will be described in order.
제3a도에 제1도의 소스선 구동회로(12) 및 게이트선 구동회로(21)을 구성하는 상보형 TFT의 단면 구조의 일례를, 제3b도에 제1도의 화소 매트릭스(22)를 구성하는 TFT 및 화소의 단면 구조의 일례를 도시한다. 제3a도에서, (71)은 글라스, 석영 기판등의 절연 기판이고, 그위에 P형 TFT(99) 및 N형 TFT(100)이 형성되어 있다. (73,76)은 채널 영역으로, 구성되어 있는 실리콘 박막, (72,74,75,77)은 소스 영역 또는 드레인 영역으로 구성되어 있는 실리콘 박막이고, (72,74)는 P형으로 불순물 도프되어 있으며, (75,77)은 N형으로 불순물 도프되어 있다. (78,79)는 SiO2, 실리콘 나이트라이드(silicone nitride)등에 의한 게이트 절연막, (80,81)은 다결정 실리콘, 금속 실리사이드 등에 의한 게이트 전극, (82)는 SiO2등에 의한 층간 절연막, (83)은 금속등에 의한 배선층, (84)는 SiO2등에 의한 절연막, (85)는 패시베이션(passivation)막이다. 한편, 화소 매트릭스의 단면구조를 도시한 제3b도에서, (86)은 동도면 제3a도의 (71)과 동일한 절연기판이고, 그위에 화소 TFT(101)과 ITO(인지움. 틴옥사이드)등의 투명도전막으로 구성되어 있는 화소 전극(94)이 형성되어 있다. (87,88,89)는 제3a도의 (72,73,74,76,77)과 동일한 실리콘 박막층으로서 형성되어 있으며,(88)은 채널 영역, (87 및 89)는 소스영역 및 드레인 영역을 구성한다. 영역(87 및 89)는 P형 또는 N형으로 불순물 도프되어 있으며, 그들의 영역에 포함되는 불순물의 구성은 영역(72 및 74) 또는 영역(75 및 77)에 포함되는 불순물의 구성과 동일하다. (90)은 (78,79)와 동일층으로 구성되어 있는 게이트 절연막, (91)은 (80,81)과 동일층으로 구성되어 있는 게이트 전극, (92)는 (82)와 동일층으로 구성되어 있는 층간 절연막, (93)은 (83)과 동일층으로 구성되어 있는 배선층, (95)는 (84)와 동일층으로 구성되어 있는 절연막, (96)은 액정, (97)은 투명 도전막층을 포함하는 대향전극, (98)은 투명기판이다.An example of a cross-sectional structure of the complementary TFTs constituting the source line driver circuit 12 and the gate line driver circuit 21 of FIG. 1 is shown in FIG. 3A, and the pixel matrix 22 of FIG. An example of the cross-sectional structure of a TFT and a pixel is shown. In FIG. 3A, reference numeral 71 denotes an insulating substrate such as a glass or quartz substrate, on which a P-type TFT 99 and an N-type TFT 100 are formed. (73,76) is a silicon thin film composed of a channel region, (72,74,75,77) is a silicon thin film composed of a source region or a drain region, and (72,74) is a P type impurity doped (75, 77) is impurity doped with N type. (78,79) is a gate insulating film made of SiO 2 , silicon nitride or the like, (80,81) is a gate electrode made of polycrystalline silicon, metal silicide or the like, 82 is an interlayer insulating film made of SiO 2 or the like, (83 Is a wiring layer made of metal, 84 is an insulating film made of SiO 2 or the like, and 85 is a passivation film. On the other hand, in FIG. 3B showing the cross-sectional structure of the pixel matrix, 86 is the same insulating substrate as 71 in FIG. 3A of the same drawing, on which the pixel TFT 101 and ITO (Indium tin oxide) and the like are placed. The pixel electrode 94 which consists of the transparent conductive film of this is formed. (87,88,89) are formed as the same silicon thin film layer as (72,73,74,76,77) in FIG. 3A, where (88) is a channel region, (87 and 89) is a source region and a drain region. Configure. The regions 87 and 89 are doped with an impurity in a P type or an N type, and the constitution of the impurity contained in the region is the same as that of the impurity contained in the region 72 and 74 or the region 75 and 77. (90) is a gate insulating film composed of the same layer as (78,79), (91) is a gate electrode composed of the same layer as (80,81), (92) is composed of the same layer as (82) Interlayer insulating film (93) is a wiring layer composed of the same layer as (83), (95) is an insulating film composed of the same layer as (84), (96) is a liquid crystal, (97) is a transparent conductive film layer Opposite electrode comprising a, 98 is a transparent substrate.
여기서, 구동회로를 구성하는 TFT(99,100)과 화소 TFT(101)은 소스 드레인 영역, 채널영역, 게이트 절연막, 게이트 전극, 층간 절연막은 각각 동일한 박막층으로서 형성되어 있다. 또, 소스선 구동회로 및 게이트선 구동회로에 있어서의 TFT간의 접속은 예를들면 알루미늄등의 금속에 의한 시트 저항이 낮은 배선층(83)을 거쳐서 구성되며, 화소 매트릭스내의 소스선은 (83)과 동일층으로 구성되어 있는 배선층(93)으로서 형성되고, 화소전극(94)만이 ITO등의 투명 도전막층으로서 형성된다. 상기 배선층(93)을 알루미늄 또는 알루미실리사이드로서, 그리고 상기 투명도전막층(94)을 ITO로서 형성하는 경우, 그들 2개의 층간에 층간 절연막을 설치하지 않는 구조로하면 동일한 공정으로서 개구된 스루홀(102,103)을 각각 다른 2개의 층(93,94)과 실리콘 박막층(87,89)의 접속용으로 사용하는 것이 가능하게 되고, 제조 공정이 간략화 된다. 여기서, 알루미늄과 ITO는 다른 에칭액으로서 가공되며, 게다가 ITO는 알루미늄의 에칭액으로서 침식되지 않는 성질을 이용하고 ITO를 알루미늄 보다도 전의 공정으로서 성막하여 패턴 형성한다. 제3b도에서 절연막(95)은 액정(96)에 직류 전압이 인가되는 것을 방지하기 위한 캐패시터이고 그 용량값은 화소용량의 값에 비하여 충분히 작게되지 않고, 따라서 그 막두께는 일정값(예를들면 3000A 정도) 이하가 아니면 안된다. 한편 내습성을 확보하기 위하여 제3a도에 도시하듯이 구동회로부를 일정값(예를들면 1㎛ 정도) 이상의 막두께를 가지는 패시베이션막(85)으로서 덮을 필요가 있다. 패시베이션막(85)은 액티브 매트릭스 기판 전면에 성막한 후 구동부를 남기고 제거한다는 방법으로서 형성하는 것이 가장 유효하고, 이 때문에, 상기 패시베이션막(85)은 절연막(84,95)을 침식하지 않는 에칭액으로서 가공되는 재료, 예를들면 폴리이미드 등으로서 구성된다.Here, in the TFTs 99 and 100 and the pixel TFT 101 constituting the driving circuit, the source drain region, the channel region, the gate insulating film, the gate electrode, and the interlayer insulating film are each formed as the same thin film layer. In addition, the connection between the TFTs in the source line driver circuit and the gate line driver circuit is formed through a wiring layer 83 having a low sheet resistance made of metal such as aluminum, for example. It is formed as the wiring layer 93 comprised in the same layer, and only the pixel electrode 94 is formed as a transparent conductive film layer, such as ITO. When the wiring layer 93 is formed of aluminum or aluminide, and the transparent conductive film layer 94 is formed of ITO, the through holes 102 and 103 opened in the same process when the interlayer insulating film is not provided between the two layers. ) Can be used for the connection of two different layers 93 and 94 and the silicon thin film layers 87 and 89, respectively, and the manufacturing process is simplified. Here, aluminum and ITO are processed as another etching liquid, and ITO uses the property which does not corrode as etching liquid of aluminum, and forms pattern by forming ITO into a film prior to aluminum. In FIG. 3B, the insulating film 95 is a capacitor for preventing the direct current voltage from being applied to the liquid crystal 96, and its capacitance value is not sufficiently small compared with the value of the pixel capacitance, so that the film thickness is constant (e.g., For example, 3000 A) or less. On the other hand, in order to ensure moisture resistance, as shown in FIG. 3A, it is necessary to cover the drive circuit part with the passivation film 85 which has a film thickness more than a predetermined value (for example, about 1 micrometer). It is most effective to form the passivation film 85 as a method of forming a film on the entire surface of the active matrix substrate and then removing the driving part. Therefore, the passivation film 85 is used as an etching solution that does not erode the insulating films 84 and 95. It is comprised as a material to be processed, for example polyimide.
상기 본 발명의 제조방법 및 그것에 의하여 얻어지는 상보형 TFT의 제조상의 특징에 대하여 아래에 설명한다. 종래의 단결정 실리콘에 의한 CMOS 집적회로의 제조방법에 의하면 편극성 예를들면 N형 MOSFET에 의한 집적회로의 제조공정에 비하여 최저 4회의 포토공정(저농도 P웰 형성공정, P형 스토퍼층 형성공정, P형 MOSFET의 소스 드레인 형성공정, N형 MOSFET의 소스 드레인 형성공정)이 여분으로 필요하게 된다. 이것에 대하여, 본 발명에 의하면 편극성 TFT 집적회로의 제조공정에 비하여 최저 1회의 포토공정을 추가함으로서 상보형 TFT 집적회로가 실현된다.The manufacturing features of the present invention and the complementary TFTs obtained thereby will be described below. According to the conventional method of manufacturing a CMOS integrated circuit made of single crystal silicon, at least four photo processes (low concentration P-well forming process, P-type stopper layer forming process, A source drain forming step of the P-type MOSFET and a source drain forming step of the N-type MOSFET) are necessary. On the other hand, according to the present invention, the complementary TFT integrated circuit is realized by adding at least one photo process as compared with the manufacturing process of the polarizable TFT integrated circuit.
제4a도 내지 제4d도에 본 발명의 액티브 매트릭스 패널의 제조공정의 주요부의 일례를 도시한다. 우선 제4a도와 같이, 투명한 절연기판(110)상에 실리콘 박막을 퇴적시킨 후, 소망의 패턴을 형성하여, P형 TFT의 채널영역(111) 및 N형 TFT의 채널영역(112,113)을 형성한다. 그후, 열산화법이나 기상 성장법을 사용하여 게이트 절연막(114,115,116)을 형성하고, 게이트 전극(117,118,119)를 형성한다. 다음에, 제4b도와 같이, 이온 주입법을 사용하여 보론등의 억셉터 불순물(120)을 전면에 주입한다. 주입된 억셉터 불순물은 후의 열처리로서 활성화하여 엑셉터로 되며 P형 반도체를 형성한다. 이것에 의하여, P형 TFT의 소스드레인 영역(121,122)이 형성된다. 이때, N형 TFT의 소스 드레인 영역으로될 영역(123,124,125,126)에도 엑셉터가 첨가된다. 다음에, 제4c도와 같이, P형 TFT를 예를들면 포토 레지스트(128)등의 마스크재로서 피복하여, 인 또는 비소등의 도너 물순물(127)을 상기 억셉터 불순물(120)보다 고농도로 주입한다. 주입된 도너 불순물은 후의 열처리로서 활성화하여 도너로 된다. 가령, 상기 이온 주입된 억셉터 불순물의 농도가 1×1015cm-2, 도너 불순물의 농도가 3×10-5cm-2이면, 영역(123,124,125,126)은 2×1015cm-2에 대응하는 도너만이 포함되면 거의 등가로 된다. 이상에서 N형 TFT의 소스 드레인 영역(123,124,125,126)이 형성된다. 다음에, 제4d도와 같이, 상기 마스크재(128)를 제거한 후, 층간 절연막(129)을 퇴적시켜, 스루홀을 개구하고, 투명도전막에 의한 화소전극(131)을 형성하고, 금속등에 의한 배선(130)을 형성한다. 이상에서 구동회로부의 P형 TFT(132), N형 TFT(133), 화소 매트릭스부의 화소 TFT를 구성하는 N형 TFT(134)가 완성된다. 더우기, 화소 매트릭스부의 TFT를 P형으로 형성하는 것도 물론 가능하다. 이와같이 하여 얻어진 TFT에서, P형 TFT는 소스 드레인 영역에 억셉터 불순물을 포함하고, N형 TFT는 소스 드레인 영역에 억셉터 불순물과 그 억셉터 불순물 보다도 고농도의 도너 불순물을 포함한다.4A to 4D show examples of main parts of the manufacturing process of the active matrix panel of the present invention. First, as shown in FIG. 4A, a silicon thin film is deposited on the transparent insulating substrate 110, and then a desired pattern is formed to form the channel region 111 of the P-type TFT and the channel regions 112 and 113 of the N-type TFT. . Thereafter, the gate insulating films 114, 115, and 116 are formed by thermal oxidation or vapor deposition, and the gate electrodes 117, 118, and 119 are formed. Next, as shown in FIG. 4B, acceptor impurities 120 such as boron are implanted into the entire surface by using an ion implantation method. The injected acceptor impurity is activated as a later heat treatment to become an acceptor to form a P-type semiconductor. As a result, source drain regions 121 and 122 of the P-type TFT are formed. At this time, the acceptor is also added to the regions 123, 124, 125 and 126 to be the source drain regions of the N-type TFT. Next, as shown in FIG. 4C, the P-type TFT is coated with a mask material such as the photoresist 128, for example, and the donor impurities 127 such as phosphorus or arsenic are concentrated at a higher concentration than the acceptor impurities 120. Inject. The donor impurity implanted is activated as a subsequent heat treatment to become a donor. For example, when the concentration of the ion implanted acceptor impurity is 1 × 10 15 cm −2 and the donor impurity is 3 × 10 −5 cm −2 , the regions 123, 124, 125, and 126 correspond to 2 × 10 15 cm −2 . If only donors are included, they are almost equivalent. The source drain regions 123, 124, 125, and 126 of the N-type TFT are formed above. Next, as shown in FIG. 4D, after the mask material 128 is removed, the interlayer insulating film 129 is deposited, the through hole is opened, the pixel electrode 131 is formed by the transparent conductive film, and the wiring by metal or the like. 130 is formed. The P-type TFT 132 of the driving circuit section, the N-type TFT 133, and the N-type TFT 134 constituting the pixel TFT of the pixel matrix section are completed. Moreover, it is of course possible to form the TFT of the pixel matrix portion in the P type. In the TFT thus obtained, the P-type TFT contains acceptor impurities in the source drain region, and the N-type TFT contains donor impurities in a higher concentration than the acceptor impurities and the acceptor impurities in the source drain region.
상기 제조공정에서 제4b도의 억셉터 불순물(120)을 도너 불순물(120)로, 그리고 동도면 제4c도의 도너 불순물(127)을 억셉터 불순물(127)로 치환 함으로서, 제4d도에서 N형 TFT(132) 및 P형 TFT(133,134)가 얻어진다. 이와같이 하여 얻어진 N형 TFT는 소스 드레인 영역에 도너 불순물을 포함하고, P형 TFT는 소스 드레인 영역에 도너 불순물과 그 도너 불순물 보다도 고농도의 억셉터 불순물을 포함한다.In the manufacturing process, by replacing the acceptor impurity 120 of FIG. 4b with the donor impurity 120 and the donor impurity 127 of FIG. 4c with the acceptor impurity 127, the N-type TFT of FIG. 132 and P-type TFTs 133 and 134 are obtained. The N-type TFT thus obtained contains donor impurities in the source drain region, and the P-type TFT contains donor impurities in the source drain region and a higher concentration of acceptor impurities than the donor impurities.
상술한 제조방법에 의하면, 편극성 TFT 집적회로의 제조 공정에 대하여 제4c도의 마스크 패턴(128)의 형성에 필요한 1회의 포토 공정을 추가하는 만큼에서 상보형 TFT 집적회로가 형성된다. 이것에 의하여 구동회로를 내장한 액티브 매트릭스 패널이 실현가능하게 된다. 경제적 견지로부터 보아, 상술한 제조방법이 최량인 것은 물론이지만, 억셉터 불순물, 도너 불순물을 이온 주입하는 각각의 공정에서 마스크 패턴을 형성하는 방법을 채용하여도 지장없다. 상술한 방법에 의하여 제조된 상보형 TFT 집적회로에서, 각각의 TFT는 절연 기판상에 돌기 형태로 분리되어 있으며 특별한 소자분리공정을 필요로하지 않는다. 단결정 실리콘에 의한 집적회로와 다르게 기생 MOSFET가 생기는 것이 없고, 채널 스토퍼를 형성할 필요가 없다.According to the above-described manufacturing method, the complementary TFT integrated circuit is formed by adding one photo process necessary for forming the mask pattern 128 of FIG. 4C to the manufacturing process of the polarizable TFT integrated circuit. This makes it possible to realize an active matrix panel incorporating a drive circuit. From an economic point of view, the manufacturing method described above is the best, but a method of forming a mask pattern in each step of ion implanting acceptor impurities and donor impurities may be employed. In the complementary TFT integrated circuit manufactured by the above-described method, each TFT is separated in the form of a projection on an insulating substrate and does not require a special device isolation process. Unlike integrated circuits made of single crystal silicon, no parasitic MOSFET is generated, and no channel stopper needs to be formed.
다음에 상보형 집적회로를 구성하기 위하여 필요한 특성을 갖춘 P형 TFT 및 N형 TFT를 실현하는 수단에 대하여 서술한다. 종래, II-VI족 화합물 반도체를 사용한 TFT가 오래전부터 알려져 있다. 그러나, 다음 2개의 이유, 즉, (1) 화합물 반도체에서는 P형, N형 쌍방의 도전형을 제어하여 실현하는 것이 사실상 불가능 하다. (2) 화합물 반도체와 절연막과의 경계면의 제어가 극히 곤란하여 MOS 구조가 실현되어 있지 않다. 상기 이유에 따라서, 화합물 반도체를 사용하여 상보형 TFT를 실현할수 없다. 따라서, 본 발명에서는 실리콘 박막으로서 소스 드레인 영역 및 채널 영역을 형성한다. 실리콘 박막중, 비결정질 실리콘, 박막 및 다결정 실리콘 박막에 대하여, 전도형별로 그 캐리어 이동도를 제1표에 나타낸다. 동표에서, TFT를 구성할 때, P형, N형 쌍방에서 특성을 갖추기 쉬운것 및 TFT의 전류 공급 능력을 크게할 수 있으므로, 상보형 TFT 집적회로를 실현하기 위하여는 다결정 실리콘 박막이 최적이라고 말할 수 있다.Next, a means for realizing a P-type TFT and an N-type TFT having characteristics necessary for forming a complementary integrated circuit will be described. Background Art Conventionally, TFTs using group II-VI compound semiconductors have been known for a long time. However, in the following two reasons, namely, (1) compound semiconductors, it is virtually impossible to control and realize both conductive types of P-type and N-type. (2) The control of the interface between the compound semiconductor and the insulating film is extremely difficult, and the MOS structure is not realized. For this reason, complementary TFTs cannot be realized using compound semiconductors. Therefore, in the present invention, the source drain region and the channel region are formed as a silicon thin film. Among the silicon thin films, the carrier mobility of the amorphous silicon, the thin film and the polycrystalline silicon thin film for each conductivity type is shown in the first table. In the table, it is said that a polycrystalline silicon thin film is optimal for realizing a complementary TFT integrated circuit because it is easy to have characteristics in both P-type and N-type and the TFT current supply capability can be increased when configuring a TFT. Can be.
[표 1]TABLE 1
다음에 TFT, 특히 구동회로를 구성하는 P형 및 N형 TFT의 전류 공급 능력을 높히기 위하여 본 발명이 채용되는 수단에 대하여 서술한다. 먼저 서술한 바같이, 비단결정 실리콘 박막에 의한 TFT는 트랩 밀도가 높으므로, 단결정 실리콘 MOSFET에 비하여 온전류가 작고 오프 전류가 큰 특성을 가진다. 제5도에, 게이트 길이, 게이트 폭, 및 소스 드레인 전압 VDS를 동일로서 측정한 단결정 실리콘, MOSFET의 특성(140)과 실리콘 박막에 의한 TFT의 특성(141)을 비교하여 도시한다. 동도면에서 횡축은 소스를 기준으로한 게이트의 전압 VGS, 종축은 소스 드레인간의 전류 IDS의 상대값이다. 동도면에서 알 수 있듯이 TFT는 온, 오프비가 낮으므로, 제1도에 있는 화소 매트릭스용 TFT(29)와 구동회로(12) 및 (21)을 구성하는 TFT의 각각을 최적한 소자치수로 형성하지 않으면 안된다. 예를들면, NTSC 신호를 표시하는 것을 의도한 경우, 화소 매트릭스용 TFT는 사용 온도범위내에서 다음식을 만족하지 않으면 안된다.Next, the means by which the present invention is employed to increase the current supply capability of the TFTs, especially the P-type and N-type TFTs constituting the driver circuit, will be described. As described above, the TFT made of the non-single-crystal silicon thin film has a high trap density, and thus has a characteristic of small on-current and large off-current compared to the single crystal silicon MOSFET. FIG. 5 shows the characteristics 140 of single crystal silicon and MOSFETs measured with the same gate length, gate width, and source drain voltage V DS as compared with the characteristics 141 of TFTs by a silicon thin film. In the figure, the horizontal axis represents the gate voltage V GS relative to the source, and the vertical axis represents the relative value of the current I DS between the source and drain. As can be seen from the figure, since the TFT has a low on / off ratio, each of the TFTs constituting the pixel matrix TFT 29 and the driver circuits 12 and 21 shown in FIG. You must do it. For example, when intending to display an NTSC signal, the pixel matrix TFT must satisfy the following equation within the use temperature range.
[수학식 1][Equation 1]
[수학식 2][Equation 2]
여기서, C은 (1)화소의 전화소 용량 RON1, ROFF1은 각각 TFT의 온저항, 오프 저항이다. 식(1)은 임의의 화소에 있어서의 유지 조건이고, 이것이 만족되면, 기입된 전하의 90% 이상이 1필드로서 유지된다. 또, 식(2)는 임의의 화소에 있는 기입 조건이고, 이것이 만족되면 소망 표시 신호의 99% 이상이 화소에 기입된다. 한편, 구동회로를 구성하는 TFT는 사용 온도범위내에 있어서의 다음식을 만족해야 한다.Here, C denotes (1) the pixel capacitances R ON1 and R OFF1 of the pixels are the on resistance and the off resistance of the TFT, respectively. Equation (1) is a holding condition in an arbitrary pixel, and when this is satisfied, 90% or more of the written charge is held as one field. In addition, equation (2) is a writing condition in any pixel, and when this is satisfied, 99% or more of the desired display signal is written into the pixel. On the other hand, the TFT constituting the driving circuit must satisfy the following equation in the use temperature range.
[수학식 3][Equation 3]
여기서, C2, C3는 각각 제2a도에 있어서의 절점(142,143)에 부가하는 용량 RON2, RON3는 클럭 인버터(43), 인버터(41)의 출력 저항, f는 시프트 레지스터의 클럭 주파수, K는 정수이다(K값은 경험적으로 말하여 1.0-2.0 정도이다). 출원인의 실측 및 시뮬레이션에 의하면, 예를들면 클럭 주파수 f=2MHz정도의 시프트 레지스터를 실현하기 위해서는, 구동회로를 형성하는 TFT의 RON2및 RON3는 화소 TFT의 RON1의 1/10 이하로 되지 않으면 안된다. 이러한 저출력 저항을 실현하기 위하여, 본 발명은 내압이 허락하는 한도내에서 구동회로를 구성하는 TFT의 게이트 길이를 되도록이면 짧게 형성한다. 또, 제1도에 있어서의 샘플 홀드회로(17,18,19)를 형성하는 TFT는 시프트 레지스터(13)를 형성하는 TFT보다도 저내압에서 양호하게 하기 위하여, 상기 시프트 레지스터(13)를 형성하는 TFT보다도 게이트 길이를 더욱 짧게 형성한다. 제6도에 게이트 길이 L의 정의를, 제2표에 본 발명에 채용되는 각부의 TFT의 게이트 길이에 대한 일례를 나타낸다. 제6도에서, (142)는 게이트 전극, (143)은 채널 영역을 형성하는 실리콘 박막이고, (144)는 게이트 길이를, (145)가 게이트 폭을 나타낸다.Here, C 2 and C 3 are capacitors R ON2 and R ON3 added to the nodes 142 and 143 in FIG. 2A, respectively, and the output resistances of the clock inverter 43 and the inverter 41, and f are the clock frequencies of the shift register. , K is an integer (K value is empirically 1.0-2.0). Applicants' actual measurements and simulations show that, for example, in order to realize a shift register with a clock frequency of f = 2 MHz, R ON2 and R ON3 of the TFT forming the driving circuit are not less than 1/10 of R ON1 of the pixel TFT. You must. In order to realize such a low output resistance, the present invention forms the gate length of the TFTs constituting the driving circuit as short as possible within the limits allowed by the breakdown voltage. Further, the TFTs forming the sample hold circuits 17, 18, and 19 in FIG. 1 form the shift registers 13 so as to be better at a lower breakdown voltage than the TFTs forming the shift registers 13. The gate length is made shorter than that of the TFT. The definition of the gate length L is shown in FIG. 6, and an example regarding the gate length of the TFT of each part employ | adopted for this invention is shown to a 2nd table | surface. In FIG. 6, 142 is a gate electrode, 143 is a silicon thin film forming a channel region, 144 is a gate length, and 145 is a gate width.
[표 2]TABLE 2
P형 TFT 및 N형 TFT의 전류 공급 능력을 높히기 위하여, 채널 영역을 형성하는 실리콘 박막의 막두께가 그 실리콘 박막 표면으로 넓혀 얻은 공핍층의 폭의 최대치보다 작게되도록 TFT를 구성한다는 수단을 공용하면 더욱 효과적이다. 실리콘 박막에 의한 P형 TFT에 있어서의 궁핍층 폭의 최대치 Xp max, N형 TFT에 있어서의 공핍층 폭의 최대치 XNmax는 각각 다음식으로 부여된다.In order to increase the current supply capability of the P-type TFT and the N-type TFT, if the means for configuring the TFT is shared so that the film thickness of the silicon thin film forming the channel region becomes smaller than the maximum value of the depletion layer obtained by widening the surface of the silicon thin film, More effective. The maximum value Xp max of the depletion layer width in the P-type TFT by the silicon thin film, and the maximum value X N max of the depletion layer width in the N-type TFT are given by the following equations, respectively.
[수학식 4][Equation 4]
Xp max=(2ε·2ψfp)1/2·(q.ND)-1/2 Xp max = (2ε · 2ψfp) 1/2 · (qN D ) -1/2
[수학식 5][Equation 5]
XNmax=(2ε·2ψfN)1/2=(q·NA)-1/2 X N max = (2ε · 2ψf N ) 1/2 = (qN A ) -1/2
여기서, q는 단위 전하량, ε는 실리콘 박막의 유전율, ψfp, ψfN은 각각 P형, N형, TFT의 페르미 에너지, ND, NA는 각각 채널 영역에 있어서의 등가적인 도너밀도, 억셉터 밀도이다. 더우기, 등가적인 도너밀도 및 억셉터 밀도는 해당 영역에 존재하는 도너 및 억셉터 불순물의 밀도와 도너 및 억셉터로서 작동하는 트랩 밀도로부터 결정된다. 본 발명에서는 P형 및 N형 TFT에 있어서의 채널 영역의 실리콘 박막의 두께를 상기 Xp max 및 XNmax의 어느값 보다도 작게 구성한다. 제7도에 공핍층이 형성된 TFT의 단면 구조를 도시한다. 동도면에서, (146)은 절연기판, (147)은 채널 영역을 구성하는 실리콘 박막, (148,149)는 소스 드레인 영역을 구성하는 실리콘 박막, (150)은 게이트 절연막, (151)은 게이트 전극이고, Xtsi, X는 각각 실리콘 박막의 막두께, 실리콘 박막 표면에 형성된 공핍층의 폭을 나타내고 있다.Where q is the unit charge, ε is the dielectric constant of the silicon thin film, ψfp, ψf N are the P-type, N-type, and Fermi energy of the TFT, respectively, and N D and N A are equivalent donor densities and acceptors in the channel region, respectively. Density. Furthermore, the equivalent donor density and acceptor density are determined from the density of donor and acceptor impurities present in the region and the trap density acting as donor and acceptor. In the present invention, the thickness of the silicon thin film in the channel region in the P-type and N-type TFTs is made smaller than any of the values of Xp max and X N max. 7 shows a cross-sectional structure of a TFT in which a depletion layer is formed. In the same figure, reference numeral 146 denotes an insulating substrate, reference numeral 147 denotes a silicon thin film constituting a channel region, reference numeral 148 and 149 denotes a silicon thin film constituting a source drain region, reference numeral 150 denotes a gate insulating film, and reference numeral 151 denotes a gate electrode. , X tsi , and X represent the film thickness of the silicon thin film and the width of the depletion layer formed on the silicon thin film surface, respectively.
이상에 서술한 각각의 수단, 즉, (1) 구동회로의 회로 형식을 상보형 TFT에 의한 스태틱형의 것으로 할 것, (2) 상보형 TFT 집적회로의 제조 방법 및 구조에 연구를 더할것, (3) P형 및 N형 TFT의 특성을 갖출것, (4) TFT의 부하 구동 능력을 높힐것에 의하여 액티브 매트릭스 패널에 구동회로를 내장하기 위해 기본으로 되는 기술이 확립된다.Each of the above-described means, namely (1) the circuit type of the driving circuit should be of the static type by the complementary TFT, (2) the research will be added to the manufacturing method and structure of the complementary TFT integrated circuit, By providing (3) the characteristics of the P-type and N-type TFTs, and (4) increasing the load driving capability of the TFTs, the basic technology for establishing the driving circuit in the active matrix panel is established.
다음에 상술한 기본 기술상에 적용하여, 발명을 더욱 유효한 것으로 하기 위한 몇몇 수단에 대하여 설명한다.Next, some means for making the invention more effective will be described by applying the above-described basic technology.
우선, 첫번째로 본 발명에서 사용하는 액티브 매트릭스 패널내의 패턴 레이아웃상의 연구에 대하여 서술한다. 제8도는 각 기능 불록의 레이아웃을 설명하기 위한, 액티브 매트릭스 패널의 평면도이다. 화상이 정상으로서 형성되듯이 액티브 매트릭스 패널(160)을 보아, 하늘 및 (또는) 땅방향의 주변부에 소스선 구동회로(161,162)를 형성하고, 그 소스선 구동회로내에 주변으로부터 중심으로 향하여 순차 시프트 레지스터(163), 버퍼(164), 비디오 신호 버스(165), 샘플 홀드회로(166)을 배치한다. 또 좌 및(또는) 우방향의 주변부에는 게이트선 구동회로(167,170)을 형성하고, 그 게이트선 구동내에서 주변으로부터 중심으로 향하여 순차 시프트 레지스터(168), 버퍼(169)를 배치한다. 상기 소스선 구동회로(161,162) 및 게이트선 구동회로(167,170)에 접하듯이 액티브 매트릭스 패널(160)의 중심부에 화소 매트릭스(171)를 형성하고, 코너부에는 입출력단자(172,173,174,175)를 배치한다. 신호의 전송은 화살표(176 내지 180)의 방향으로 행해진다. 이상과 같이 각 기능 블록을 레이아웃함으로서 한정된 스페이스를 가장 유효하게 활용하는 것이 가능하게 된다.First, a study on the pattern layout in the active matrix panel used in the present invention will be described. 8 is a plan view of an active matrix panel for explaining the layout of each function block. Viewing the active matrix panel 160 as if the image is formed as normal, the source line driver circuits 161 and 162 are formed in the periphery of the sky and / or the ground direction, and then sequentially shifted from the periphery toward the center within the source line driver circuit. 163, a buffer 164, a video signal bus 165, and a sample hold circuit 166 are disposed. Gate line driver circuits 167 and 170 are formed in the left and / or right peripheral portions, and the shift register 168 and the buffer 169 are sequentially disposed from the periphery toward the center within the gate line driving. The pixel matrix 171 is formed in the center of the active matrix panel 160, and the input / output terminals 172, 173, 174, and 175 are disposed in the center of the active matrix panel 160, as in contact with the source line driving circuits 161 and 162 and the gate line driving circuits 167 and 170. The transmission of the signal is done in the direction of arrows 176 to 180. As described above, by laying out each functional block, it becomes possible to effectively utilize the limited space.
또, 상기 소스선 구동회로 및(또는) 게이트선 구동회로내에서, 화소 피치에 같게(또는 화소피치의 2배의) 한정된 피치내에 구동회로의 단위셀을 형성하기 위하여, 제9도에 도시하듯이 패턴 레이아웃을 사용한다. 제9도에서, (181 내지 183)은 1화소분(또는 2화소분)의 화소 피치이고 그 길이는 D이다. 제8도와 같은 레이아웃을 채용하면서, D를 주기로서 구동 회로의 셀을 반복 배치하면, 보다 한층 유효한 스페이스의 활용이 가능하게 된다. 제9도는 구동회로를 구성하는 일부 박막층의 패턴 레이아웃 예를 도시하는 것이다. 동도면에서(184,185)는 각각 정전원용 배선, 부전원용 배선, (186 내지 191)은 P형 TFT의 소스 드레인 및 채널부를 구성하는 실리콘 박막(192 내지 195)는 N형 TFT의 소스, 드레인 및 채널부를 구성하는 실리콘 박막이고, 파선으로서 둘러싼 영역(196,197,198)에 구동회로의 단위셀이 형성된다. 각 TFT의 소자 분리는 동극성 이극성에도 불구하고, 실리콘 박막을 돌기 형태로 에칭함으로서 이루게됨으로, 예를들면 N형 TFT용 실리콘 박막의 돌기(192)와 P형 TFT용 실리콘 박막의 돌기(187)의 거리 a와 P형 TFT용 실리콘 박막의 2개의 돌기(187)과 (188)의 거리 b를 거의 같게하는 것이 가능하게 된다. 본 발명은 이 성질을 적극적으로 이용하고, P형 TFT용의 돌기와 N형 TFT의 돌기를 서로 다르게 배치함으로서, 단위셀이 반복되는 방향의 집적도를 높히고 있다.Further, in the source line driving circuit and / or the gate line driving circuit, as shown in FIG. 9, in order to form the unit cell of the driving circuit within a limited pitch equal to the pixel pitch (or twice the pixel pitch). Use this pattern layout. In Fig. 9, (181 to 183) is a pixel pitch of one pixel (or two pixels) and its length is D. By employing the layout as shown in FIG. 8 and repeatedly arranging cells of the driving circuit with D as a cycle, a more effective space can be utilized. 9 shows an example of the pattern layout of some thin film layers constituting the driving circuit. In the same figure, 184 and 185 are electrostatic source wiring and sub power supply wiring, and 186 to 191 are silicon thin films 192 to 195 constituting the source drain and channel portions of the P-type TFT, respectively. Unit cells of the driving circuit are formed in regions 196, 197 and 198, which are thin silicon films constituting a part, and are surrounded by broken lines. The element isolation of each TFT is achieved by etching the silicon thin film in the form of a projection despite the dipolar polarity, for example, the projection 192 of the silicon thin film for N-type TFT and the projection 187 of the silicon thin film for P-type TFT. It is possible to make the distance a of) and the distance b of the two projections 187 and 188 of the silicon thin film for the P-type TFT substantially equal. The present invention actively utilizes this property and arranges the projections for the P-type TFT and the projections of the N-type TFT differently, thereby increasing the degree of integration in the direction in which the unit cells are repeated.
본 발명은 더욱 집적도를 높히기 위하여, 다음과 같은 수단을 병용한다. 제10a도 및 제10b도는 정전원용 배선(199)과 부전원용 배선(200)사이에 상보형 TFT에 의한 인버터를 형성하는 예이다. 동도면에서, (201,202)는 소스부의 콘택트 형성용의 스루홀, (203)은 게이트 전극이다. 우선 제10a도와 같이 (208)을 경계로서, 1개의 실리콘 박막의 돌기에 P형 영역(204)와 N형 영역(205)을 설치한다. 다음에, 제10b도와 같이, 스루홀(206)에 의하여 드레인부의 콘택트(contact)를 형성하고, 배선(207)에 의하여 인버터의 출력을 출력한다.The present invention uses the following means in combination to further increase the degree of integration. 10A and 10B show an example of forming an inverter by complementary TFTs between the electrostatic source wiring 199 and the sub power supply wiring 200. In the same figure, reference numerals 201 and 202 denote through holes for contact formation of the source portion, and reference numeral 203 denotes a gate electrode. First, as shown in FIG. 10A, the P-type region 204 and the N-type region 205 are provided in the projection of one silicon thin film, with the boundary of 208 as the boundary. Next, as shown in FIG. 10B, the contact of the drain portion is formed by the through hole 206, and the output of the inverter is output by the wiring 207. As shown in FIG.
본 발명을 더욱 유효하게 하는 연구의 2번째는 소스선 구동회로에 있는 클럭 잡음의 저감에 관한 것이다. 제1도에 도시하듯이, 소스선 구동회로(12)는 비디오 신호 버스(14 내지 16)와, 시프트 레지스터(13)를 구동하기 위한 적어도 1대의 쌍대한 클럭 CL 및을 전송하기 위한 배선을 갖추고 있다. 여기서, 어느 비디오 신호 버스와 CL 배선사이에 형성되는 부유용량과, 그 비디오 신호 버스와배선과의 사이에 형성되는 부유용량간에 차이가 있으면, 그 비디오 신호에 클럭 신호로 동기한 스파이크형상의 잡음이 중첩되는 결과, 액티브 매트릭스 패널의 화면에 라인형상의 표시무라가 생긴다.The second of the studies to make the present invention more effective relates to the reduction of clock noise in the source line driving circuit. As shown in FIG. 1, the source line driver circuit 12 includes a video signal bus 14 to 16, at least one pair of clocks CL for driving the shift register 13, and Equipped with wiring for transmitting Here, the floating capacitance formed between a video signal bus and CL wiring, and the video signal bus and If there is a difference between the stray capacitances formed between the wirings, the spike-like noise synchronized with the video signal is superimposed on the video signal, resulting in a line-shaped display mura on the screen of the active matrix panel.
본 발명은 제11a도에 도시하듯이 CL용 배선은용 배선을 트위스트 배치함으로서 상술한 클럭 잡음을 저감시킨다. 제11a도는 소스선 구동회로를 도시하고 있으며, (210 내지 213)은 시프트 레지스터의 단위셀,(214,215)는 샘플 홀드회로, (216)은 화소 매트릭스, (217)은 비디오 신호 버스이다. (218,129)는 각각 CL배선, 및배선이고, 배선의 대략 중앙에서 트위스트되어 있다. 이렇게 함으로서, CL 배선 및 비디오 신호 버스사이의 평균 거리와,배선 및 비디오 신호 버스간의 평균 거리가 대략 같게되며, 그결과, CL배선과 비디오 신호 버스사이에 부가하는 부유용량(CS1+CS3)과,배선과 비디오 신호 버스사이에 부가하는 부유 용량(CS2+CS4)이 대략 같게된다. 또, CL과은 제11b도에 도시하듯이 한쪽의 상승 구간 타이밍과 다른쪽의 하강 구간 타이밍이 대략 일치한다. 이상의 결과로서 비디오 신호에 중첩되는 클럭 잡음은 대폭 경감되고, 화면상에는 깨끗한 표시를 얻을수 있다. CL과의 트위스트(twisted) 회수는 복수로도 지장없다.As shown in FIG. 11A, the CL wiring is The above-mentioned clock noise is reduced by twisting arrangement for the wiring. FIG. 11A shows a source line driver circuit, where 210 to 213 are unit cells of a shift register, 214 and 215 are sample hold circuits, 216 are pixel matrices, and 217 are video signal buses. 218 and 129 denote CL wiring, and The wiring is twisted at approximately the center of the wiring. By doing so, the average distance between the CL wiring and the video signal bus, The average distance between the wiring and the video signal bus is approximately equal, as a result of the floating capacitance (C S1 + C S3 ) added between the CL wiring and the video signal bus, The stray capacitance C S2 + C S4 added between the wiring and the video signal bus is approximately equal. In addition, with CL Is roughly coincident with the timing of one rising section and the timing of the falling section of the other as shown in FIG. 11B. As a result of this, the clock noise superimposed on the video signal is greatly reduced, and a clear display can be obtained on the screen. CL and The twisted number of times does not interfere with plural numbers.
본 발명을 더욱 유효하게 하는 연구의 3번째는 샘플 홀드회로에 대하여 직렬로 부가되는 저항의 균일화에 관한 것이다. 제12도에, 제1도의 일부를 도시한다. 제12도에서, (230)은 소스선 구동회로에 포함되는 시프트 레지스터, (231 내지 233)은 비디오 신호 버스, (234 내지 236)은 샘플 홀드회로, (240)은 화소 매트릭스이다. 3본의 비디오 신호 버스(231 내지 233)에는 예를들면 3원색 적(R), 녹(G), 청(B)에 상당하는 화상 신호가 전송되고, 그들의 조합은 1수평 주사마다 변하게 된다. 상기 3본의 비디오 신호 버스에는 저저항이 요구됨으로, 배선 재료로서 알루미늄등의 금속층이 사용된다. 한편, 경제적 관점에서 보아 가장 유효하게 고려되는 제3a 및 제3b도의 구조를 채용하는 경우, 상기 비디오 신호 버스에서 샘플 홀드 회로에 이르기까지의 배선(237 내지 239)의 재료에는 게이트 전극과 동일한 재료, 예를들면, 다결정 실리콘 박막등이 사용된다. 이경우, 다결정 실리콘 박막의 시트저항이 금속층에 비하여 높은것과, 단순히 직선으로 접속하면 배선(237,238,239)의 길이가 같게되지 않으므로, 배선(237 내지 239)의 저항이 같게 되지않고, 이 배선 저항의 차가 라인형상의 표시무라를 발생시킨다. 그래서, 본 발명은 상기 배선(237,238,239)의 저항이 모두같게 되도록 배선 패턴을 연구한다. 구체적으로는 배선폭 W를 일정하게 하고 배선 길이 L을 같게 한다. 또, 배선(237 내지 239)의 각각에 대하여 W를 변화하는 등이다.The third of the studies to make the present invention more effective relates to the uniformity of the resistance added in series with respect to the sample hold circuit. In FIG. 12, a part of FIG. 1 is shown. In Fig. 12, reference numeral 230 denotes a shift register included in the source line driver circuit, numerals 231 to 233 are video signal buses, numerals 234 to 236 are sample hold circuits, and numeral 240 is a pixel matrix. For example, image signals corresponding to three primary colors red (R), green (G), and blue (B) are transmitted to the three video signal buses 231 to 233, and the combination thereof changes every horizontal scan. Since the three video signal buses require low resistance, a metal layer such as aluminum is used as the wiring material. On the other hand, in the case of employing the structures of FIGS. 3A and 3B, which are considered most effective from an economic point of view, the material of the wirings 237 to 239 from the video signal bus to the sample hold circuit includes the same material as that of the gate electrode; For example, a polycrystalline silicon thin film or the like is used. In this case, the sheet resistance of the polycrystalline silicon thin film is higher than that of the metal layer, and the length of the wirings 237, 238 and 239 does not become the same when the wires are connected in a straight line. A display mura of shape is generated. Thus, the present invention studies the wiring pattern so that the resistances of the wirings 237, 238 and 239 are all the same. Specifically, the wiring width W is made constant and the wiring length L is made the same. Moreover, W is changed with respect to each of the wirings 237-239.
본 발명을 더욱 유효하게 하는 연구의 4번째는 TFT에 의한 구동회로의 동작 속도의 지체를 하는 구동방법에 관한 것이다. 제5도에 도시하듯이, TFT의 성능은 단결정 실리콘 MOSFET의 성능에 비하여 떨어짐으로, TFT보다 시프트 레지스터의 동작 속도는 액티브 매트릭스 패널을 구동하는데 충분하다고 말할 수 없다. 이 동작속도의 지체를 하기 위하여, 본 발명은 제13a도에 표시하는 회로 구조와 동도면 b에 예시하는 구동 방법을 사용한다. 제13a도에서, (250)은 소스선 구동회로에 포함되는 제1시프트 레지스터이고, 스타트 신호 DX와 클럭 CLx1 및이 부여되며, 출력 신호(252,254)…를 출력한다. 또, (251)은 소스선 구동회로애 포함되는 제2시프트 레지스터이고, 스타트 신호 DX와 클럭 CLx2 및가 부여되고, 출력신호(253,255)…를 출력한다. (265)는 비디오 신호 V가 부여되는 비디오 신호 버스, (256 내지 259)는 샘플 홀드회로, (261 내지 264)는 소스선, (260)은 화소 매트릭스이다. 상기 소스선 구동회로에 입력되는 신호 V, DX, CLx1,, CLx2,및 시프트 레지스터(250,251)에서 출력되는 신호(252 내지 255)를 제13b도에 도시한다.The fourth of the studies to make the present invention more effective relates to a driving method which delays the operation speed of a driving circuit by a TFT. As shown in FIG. 5, the performance of the TFT is inferior to that of the single crystal silicon MOSFET, and therefore, the operation speed of the shift register than the TFT cannot be said to be sufficient to drive the active matrix panel. In order to delay this operation speed, the present invention uses the circuit structure shown in FIG. 13A and the driving method illustrated in FIG. In Fig. 13A, reference numeral 250 denotes a first shift register included in the source line driver circuit, and the start signal DX and the clock CLx1 and Is given, the output signals 252 and 254. Outputs Reference numeral 251 denotes a second shift register included in the source line driver circuit, the start signal DX and the clock CLx2 and Is applied to the output signals 253 and 255. Outputs Reference numeral 265 denotes a video signal bus to which the video signal V is applied, 256 to 259 denote sample hold circuits, 261 to 264 denote source lines, and 260 denote pixel matrixes. Signals V, DX, CLx1, input to the source line driver circuit; , CLx2, And the signals 252 to 255 output from the shift registers 250 and 251 are shown in FIG. 13B.
제13a도의 소스선 구동회로는 2계열의 시프트 레지스터(250,251)을 구비하여 있고, 시프트 레지스터(250,251)는 각각 약 90°위상이 어긋난 클럭 CLx1(), CLx2()로서 구동된다. 소스선 구동회로가 N계열의 시프트 레지스터를 구비하는 경우, 각 시프트 레지스터는 약만큼 위상이 어긋난 N계통의 클럭과 반전 클럭에서 구동된다. CLx1 및 CLx2의 주파수를 f로 하면, 출력 신호(252 내지 255)는 1/4f의 시간 간격으로 순차 출력되고, 각각의 에지(266 내지 269)에서 비디오 신호 V를 샘플링하고, 소스선(261 내지 264)으로 홀드한다. 이결과, 주파수 f의 클럭에서 구동되는 시프트 레지스터를 사용하여, 주파수 4f의 샘플링을 실현하는 것이 가능하게 되고, TFT에 의한 시프트 레지스터의 동작 속도 지체를 하는 유효한 수단으로 된다. 상기 소스선 구동회로가 N계열의 시프트 레지스터를 구비하는 경우, 주파수 f의 클럭으로서 구동되는 시프트 레지스터를 사용하여, 주파수 2Nf의 샘플링을 실현하는 것이 가능하게 된다.The source line driving circuit of FIG. 13A includes two series of shift registers 250 and 251, and the shift registers 250 and 251 each have a clock CLx1 (shifted about 90 degrees out of phase). ), CLx2 ( Is driven as When the source line driver circuit includes the N series shift registers, each shift register is approximately It is driven by N clocks and inverted clocks that are out of phase. If the frequencies of CLx1 and CLx2 are f, the output signals 252 to 255 are sequentially output at time intervals of 1 / 4f, sampling the video signal V at each edge 266 to 269, and the source lines 261 to 264). As a result, it is possible to realize sampling at frequency 4f by using a shift register driven at a clock of frequency f, which is an effective means for delaying the operation speed of the shift register by the TFT. When the source line driver circuit includes the N series shift registers, it is possible to realize sampling at frequency 2Nf by using a shift register driven as a clock of frequency f.
본 발명을 더욱 유효하게 하는 연구의 5번째는, 소스선 및 게이트선 구동회로의 각 출력에 테스트 수단을 설치하는 것이다. 제14도에 구체적 예를 도시한다. 동도면세서, (280)은 소스선 구동회로에 포함되는 시프트 레지스터, (281)은 비디오 신호 버스단자, (282)는 샘플 홀드회로, (283)은 소스선 구동 테스트 회로, (284,285)는 각각 테스트 회로(283)의 제어단자, 테스트 신호 출력 단자(286)는 소스선이다. 모든 소스선에(283)과 같은 테스트 회로가 부가된다. 또, (287)은 게이트선 구동회로에 포함되는 시프트 레지스터, (288)은 게이트선 구동 테스트 회로, (289,290)은 각각 테스트 신호 입력단자, 테스트 신호 출력단자, (291)은 게이트선, (292)는 화소 매트릭스이다. 모든 게이트선에 (288)과 같은 테스트 회로가 부가된다. 상기 테스트 회로는 아래와 같이 동작한다. 소스선 구동회로의 테스트 동작중, 단자(284)의 제어에 의하여 테스트 회로(283)을 온시켜 둔다. 이 상태에서, 비디오 신호 버스 단자(281)에 소정의 테스트 신호를 입력한 후에 시프트 레지스터(280)를 주사한다. 이때, 테스트 출력단자(285)에 격납내의 신호가 시계열로 출력되면, 소스선 구동회로는「양호」로 판정되고, 그렇지 않으면 「불량」으로 판정된다. 게이트선 구동회로의 테스트때에, 단자(289)에 소정의 테스트 신호를 입력한 상태에서 시프트 레지스터(287)를 주사한다. 이때 테스트 출력단자(290)에 규격내의 신호가 시계열로 출력되면 그 게이트선 구동회로는 「양호」로 판정되고, 그렇지 않으면 「불량」으로 판정된다. 이상과 같이함으로서, 종래 테스트 패턴을 표시한 후 보는 것으로 행하고 있던 액티브 매트릭스 패널의 검사를 전기적으로 그것도 자동으로 실시하는 것이 가능하게 된다.A fifth aspect of the present invention is to provide test means at each output of the source line and the gate line driving circuit. A specific example is shown in FIG. Figure 280 is a shift register included in the source line driving circuit, 281 is a video signal bus terminal, 282 is a sample hold circuit, 283 is a source line driving test circuit, and 284 and 285 are respectively The control terminal and the test signal output terminal 286 of the test circuit 283 are source lines. Test circuits such as 283 are added to all source lines. Reference numeral 287 denotes a shift register included in the gate line driving circuit, 288 denotes a gate line driving test circuit, 289 and 290 denote test signal input terminals, test signal output terminals, and 291 denote gate lines, and 292. Is a pixel matrix. Test circuits such as 288 are added to all gate lines. The test circuit operates as follows. During the test operation of the source line driver circuit, the test circuit 283 is turned on under the control of the terminal 284. In this state, the shift register 280 is scanned after a predetermined test signal is input to the video signal bus terminal 281. At this time, when the signals in the storage are output in time series to the test output terminal 285, the source line driver circuit is determined as "good", otherwise it is determined as "bad". In the test of the gate line driver circuit, the shift register 287 is scanned while a predetermined test signal is input to the terminal 289. At this time, when the signal within the standard is output to the test output terminal 290 in time series, the gate line driver circuit is determined as "good", otherwise it is determined as "bad". By doing so, it becomes possible to electrically and automatically inspect the active matrix panel which is conventionally performed by displaying the test pattern and then seeing it.
본 발명을 더욱 유효하게 하는 연구의 6번째는, 제조 프로세스를 추가하는 것 없이, 화소내에 유지용량을 만들어 넣는 것이다. 제15a도 및 제15b도에 본 발명의 화소 구조의 구체적예를 도시한다. 동도면 a는 등가회로, 동도면 b는 단면 구조이다. 동도면 a에서 (300,301)은 각각 소스선, 게이트선, (302)는 화소 TFT, (303)은 액정셀, (304)는 대향 전극 전극 단자이고, (305)가 본 발명의 특징을 이루는 금속 산화막 반도체 캐패시터(이하 MOS 캐패시터로 약기한다), (306)이 그 MOS 캐패시터(305)의 게이트 전극이다. 또, 동도면 b에서, (310) 및 (324)는 투명한 절연기판, (311 내지 315)는 실리콘 박막층, (316,317)은 게이트 절연막(318,319)는 게이트 전극, (320)은 층간 절연막, (321)은 소스선을 구성하는 배선층, (322)는 화소전극을 구성하는 투명 도전막층, (323)은 투명 도전막층을 포함하는 대향 전극, (325)는 액정이다. (326)으로 도시한 부분에 상기 화소 TFT(302)가 형성되고, 영역(311,313)이 소스, 드레인부를, 영역(312)이 채널부를 구성한다. (327)로 도시한 부분에는 상기 MOS 캐패시터(305)가 형성되고, 영역(313,315)가 소스 드레인부를, 영역(314)이 채널부를 구성한다. 제15b도에서 밝히듯이, MOS 캐패시터(305)는 화소 TFT(302)와 모두 동일한 단면 구조를 가지고, 따라서 MOS 캐패시터(305)를 형성하기 위하여 특별한 제조 프로세스를 추가할 필요는 없다.A sixth study to make the present invention more effective is to create a storage capacitor in a pixel without adding a manufacturing process. 15A and 15B show specific examples of the pixel structure of the present invention. The same figure a is an equivalent circuit, and the figure b is a cross-sectional structure. In FIG. 3A, reference numerals 300 and 301 denote source lines, gate lines 302 denote pixel TFTs, 303 denote liquid crystal cells, 304 denote opposite electrode electrode terminals, and 305 denote metals of the present invention. The oxide semiconductor capacitor (hereinafter abbreviated as MOS capacitor) and 306 are the gate electrodes of the MOS capacitor 305. In the same figure, reference numerals 310 and 324 denote transparent insulating substrates, 311 through 315 denote silicon thin film layers, 316 and 317 denote gate insulating films 318 and 319 gate electrodes, and 320 denote interlayer insulating layers 321. Is a wiring layer constituting a source line, 322 is a transparent conductive film layer constituting a pixel electrode, 323 is a counter electrode comprising a transparent conductive film layer, and 325 is a liquid crystal. The pixel TFT 302 is formed at a portion shown by 326, and regions 311 and 313 constitute source and drain portions, and region 312 constitutes a channel portion. The MOS capacitor 305 is formed at a portion shown by 327, and regions 313 and 315 form a source drain portion and regions 314 form a channel portion. As shown in FIG. 15B, the MOS capacitors 305 all have the same cross-sectional structure as the pixel TFTs 302, and therefore, it is not necessary to add a special manufacturing process to form the MOS capacitors 305.
단, MOS 캐패시터(305)를 유지 용량으로서 사용하기 위하여는, 영역(314)에 채널, 즉, 반전층이 형성된 상태를 보유할 필요가 있다. 이 상태를 보유하기 위하여, 상기 MOS 캐패시터(305)의 게이트 전극(306)에는 상기 MOS 캐패시터가 온하도록 소정의 전위를 부여하여 둔다. 소정의 전위란, 예를들면, MOS캐패시터가 N형의 경우에는 정전위 전위, P형의 경우에는 부전원 전위가 적절하다. 게이트 절연막은 통상 매우 얇게 형성되어 있으므로, 이상과 같이 게이트 절연막을 사용하여 유지 캐패시터를 구성함으로서, 종래와 같은 층간 절연막을 사용한 것에 비교하여, 단위 면적당 5 내지 10배의 유지용량을 얻는 것이 가능하게 되고, 유지용량을 형성하기 위한 면적을 절약하기에 매우 유효하다. 이 때문에, 액티브 매트릭스 패널의 개구율을 매우 높게하는 것이 가능하게 된다.However, in order to use the MOS capacitor 305 as a storage capacitor, it is necessary to hold a state in which a channel, that is, an inversion layer, is formed in the region 314. In order to hold this state, a predetermined potential is applied to the gate electrode 306 of the MOS capacitor 305 so that the MOS capacitor is turned on. The predetermined potential is, for example, an electrostatic potential potential when the MOS capacitor is N-type, and a negative power supply potential when the P-type is appropriate. Since the gate insulating film is usually formed very thin, the holding capacitor is formed using the gate insulating film as described above, so that it is possible to obtain a holding capacity of 5 to 10 times per unit area as compared with the conventional interlayer insulating film. Therefore, it is very effective to save the area for forming the holding capacity. For this reason, it becomes possible to make the aperture ratio of an active matrix panel very high.
본 발명을 더욱 유효하게 하는 연구의 마지막은, 구동회로를 내장한 액티브 매트릭스 패널의 실장에 관한 것이다. 제16a도 및 제16b도에 그 구체적예를 도시한다. 동도면 a는 단면 구조를 도시하는 도면이고, (330)은 TFT에 의한 화소 매트릭스의 구동회로가 형성된 투명기판, (331)은 대향 전극이 형성된 투명기판, (334)는 실재, (333)은 봉입된 액정, (335)는 실장기판, (340)은 실장기판(335)의 개구부, (338)은 금, 알루미늄등이 금속에 의한 와이어, (339)는 보호 부재이다. 실장기판(335)에서, 투명기판(330)이 배치되는 부분에 오목부(336)을 설치하는 것은 와이어(338)에 의한 접속 강도를 확보하는데 매우 유효하다. 또, 실장기판의 일부 또는 전부에 차광부재(337)를 설치하고, 투명기판(331) 또는 투명기판(330)에 화소 매트릭스부의 주위를 둘러쌓는듯한 형상으로 띠형상의 차광부재(332)를 설치하는 것은 액티브 매트릭스 패널의 장치로서 외관을 개선하는 의미로서 매우 유효하다. 제16b도는 동도면 a의 액티브 매트릭스 패널 및 그 실장구조를 평면도로서 도시한 것이다. (341)은 화소 매트릭스부를 나타내고, 점선(342)는 실장 기판(335)의 개구부를 나타낸다. 이상과 같이 함으로서, 다음의 효과가 생긴다. 제1로, 금속 와이어(338)에 가하는 응력이 균등하게 됨으로, 접속강도가 향상한다. 제2로, 본 발명의 액티브 매트릭스 패널을 투과형 표시장치로서 사용하는 배면에 광원을 설치하는 경우, 상술한 본 발명의 구조에 의하면, 화소 매트릭스부의 주변에서 불필요한 광이 누설되는 것을 방지할 수 있고, 표시 장치로서 외관이 향상한다.The last of the studies to make the present invention more effective relates to the mounting of an active matrix panel incorporating a driving circuit. Specific examples are shown in FIGS. 16A and 16B. FIG. 3A is a diagram showing a cross-sectional structure, 330 is a transparent substrate on which a driving circuit of a pixel matrix is formed by TFT, 331 is a transparent substrate on which an opposite electrode is formed, 334 is a real substrate, and 333 is The enclosed liquid crystal, 335 is a mounting substrate, 340 is an opening of the mounting substrate 335, 338 is a wire made of metal such as gold and aluminum, and 339 is a protection member. In the mounting substrate 335, providing the concave portion 336 in the portion where the transparent substrate 330 is disposed is very effective for securing the connection strength by the wire 338. In addition, the light blocking member 337 is provided on a part or the whole of the mounting substrate, and the band-shaped light blocking member 332 is provided on the transparent substrate 331 or the transparent substrate 330 in a shape that surrounds the pixel matrix portion. It is very effective to improve the appearance as a device of an active matrix panel. FIG. 16B shows a plan view of the active matrix panel of FIG. 341 denotes a pixel matrix portion, and a dotted line 342 denotes an opening of the mounting substrate 335. By the above, the following effects are produced. First, since the stress applied to the metal wire 338 is equal, the connection strength is improved. Secondly, in the case where the light source is provided on the rear surface using the active matrix panel of the present invention as a transmissive display device, according to the structure of the present invention described above, unnecessary light can be prevented from leaking around the pixel matrix portion. Appearance improves as a display apparatus.
실시예의 최후로서, 본 발명의 응용예를 2개 열거하여 설명한다.As the last of the examples, two application examples of the present invention will be listed and described.
응용예의 하나는, 본 발명의 액티브 매트릭스 패널을 사용하여 구성된다. 비디오 카메라등의 전기식 뷰파인더(Electric View Finder : 이하 EVF라 약기한다)이다. 상술한대로 많은 연구를 시행함으로서, 화소 매트릭스의 주변에 상보형 TFT에 의한 구동회로를 집적화하는 기술이 확립되고, 소형, 고정밀 저소비 전력이고, 신뢰성이 높은 액티브 매트릭스 패널을 값싸게 얻게되도록된 결과, 제17도에 예시하듯이 구조의 EVF가 실현가능하게 되어 있다. 제17도에서, (350)은 촬상장치, (352)는 기록 장치, (351)은 비디오 신호처리 회로로서 단자(362)에는 복합 영상 신호를 얻을 수 있다. (353)이 EVF이고 그 EVF(353)은 크로마회로, 동기 제어회로, 액정 패널 구동 형성회로, 전원회로, 백라이트 구동회로를 포함하는 구동회로부(354)와, 백라이트용 광원(356)과, 확산판(357)과, 편광판(358 및 360)과 본 발명의 액티브 매트릭스 패널(359)와, 렌즈(361)를 구비하여 구성하고 있다. 이상과 같이함으로서, 종래의 CRT(Cathode Ray Tube)를 사용한 EVF로된 다음과 같은 효과를 가질수 있다.One application is configured using the active matrix panel of the present invention. It is an electric view finder (hereinafter abbreviated as EVF) such as a video camera. By conducting a lot of research as described above, the technique of integrating the driving circuit by the complementary TFT around the pixel matrix has been established, and as a result, the active matrix panel with small size, high precision, low power consumption and high reliability can be obtained at low cost. As illustrated in Fig. 17, the EVF structure can be realized. In Fig. 17, reference numeral 350 denotes an image pickup device, 352 denotes a recording device, and 351 denotes a video signal processing circuit, and a terminal 362 can obtain a composite image signal. 353 is an EVF, and the EVF 353 includes a driving circuit unit 354 including a chroma circuit, a synchronous control circuit, a liquid crystal panel driving forming circuit, a power supply circuit, and a backlight driving circuit, a light source for the backlight 356, and a diffuser. The plate 357, the polarizing plates 358 and 360, the active matrix panel 359 of this invention, and the lens 361 are comprised. By doing so, the following effects of EVF using a conventional CRT (Cathode Ray Tube) can be obtained.
(1) 컬러 필터를 갖춘 액티브 매트릭스 패널을 사용함으로서, 화소 피치가 50㎛ 이하의 매우 고정밀한 컬러 EVF가 실현된다. 게다가 저소비 전력화도 촉진된다.(1) By using an active matrix panel with a color filter, a very high-precision color EVF with a pixel pitch of 50 µm or less is realized. In addition, lower power consumption is also promoted.
(2) 극히 소형, 공간을 줄이는 이외도 매우 경량적인 EVF를 실현할 수 있다.(2) In addition to extremely small and space-saving, very light EVF can be realized.
(3) EVF의 형상의 자유도가 증대하고, 예를들면 플랫 EVF와 같은 참신한 의장이 가능하게 된다.(3) The degree of freedom of the shape of the EVF is increased, and a novel design such as a flat EVF is possible.
다른 하나의 응용예는 본 발명의 액티브 매트릭스 패널을 액정 라이트 패널로서 사용한 투사형 컬러 표시장치이다.Another application is a projection color display device using the active matrix panel of the present invention as a liquid crystal light panel.
제18도는 그 투사형 컬러 표시 장치의 평면도이다. 할로겐 램프등의 투사광원(370)에서 발생한 백색 광은 방물미러(371)에 의하여 집광되고, 열선커트 필터(372)에 의하여 적외영역의 열선이 커트되며, 가시 광만이 다이크로이크 미러(dichroic mirror)계에 입사한다. 우선, 청색 반사 다이크로이크 미러(373)에 의하여, 청색광(대략 500[nm]이하의 파장광)을 반사하고, 그외의 광(황색 광)을 투과한다. 반사한 청색광은 반사 미러(374)에 의하여 방향을 바꾸고, 청색 변조 액정 라이트 밸브(378)에 입사한다.18 is a plan view of the projection color display device. The white light generated from the projection light source 370 such as a halogen lamp is collected by the anti-vibration mirror 371, the hot wire of the infrared region is cut by the hot wire cut filter 372, and only visible light is a dichroic mirror. Enters the system. First, the blue reflective dike mirror 373 reflects blue light (wavelength light of approximately 500 [nm] or less) and transmits other light (yellow light). The reflected blue light is redirected by the reflecting mirror 374 and is incident on the blue modulating liquid crystal light valve 378.
청색 반사 다이크로이크 미러(373)를 투과한 광은 녹색 반사 다이크로이크 미러(375)에 입사하고, 녹색광(대략 500[nm]에서 600[nm]사이의 파장광)을 반사하고, 그외 광인 적색광(대략 600[nm]이상의 파장광)을 투과한다. 반사한 적색광은 녹색 변조 액정 라이트 밸브(379)에 입사한다.The light transmitted through the blue reflective dike mirror 373 enters the green reflective dike mirror 375, reflects green light (wavelength light of approximately 500 [nm] to 600 [nm]), and other light. It transmits red light (wavelength light of approximately 600 [nm] or more). The reflected red light is incident on the green modulating liquid crystal light valve 379.
녹색 반사 다이크로이크 미러(375)를 투과한 적색광을 반사미러(376,377)에 의하여 방향을 바꾸고, 적색 변조 액정 밸브(380)에 입사한다.The red light transmitted through the green reflective dike mirror 375 is redirected by the reflecting mirrors 376 and 377 and is incident on the red modulating liquid crystal valve 380.
청색광, 녹색광, 적색광은 각각 청, 녹, 적의 원색 신호로서 구동된 본 발명의 액티브 매트릭스 패널에 의한 액정 라이트 밸브(378,379,380)에 의하여 변조된 후, 다이크로이크프리즘(383)에 의하여 합성 된다. 다이크로이크 프리즘(383)은 청반사면(381)과 적반사면(382)가 서로 직교하도록 구성되어 있다. 이렇게 하여 합성된 컬러 화상은 투사 렌즈(384)에 의하여 스크린상에 확대 투사되어 표시된다. 이상과 같이 함으로서, 종래의 CRT에 의한 투사관을 사용한 투사형 컬러 표시 장치에 없던 다음과 같은 효과를 지니게 된다.Blue light, green light, and red light are modulated by liquid crystal light valves 378, 379, and 380 by the active matrix panel of the present invention driven as primary, blue, green, and red primary signals, respectively, and then synthesized by dichroic prism 383. The dike prism 383 is comprised so that the blue reflective surface 381 and the red reflective surface 382 orthogonally cross each other. The color image thus synthesized is enlarged and projected on the screen by the projection lens 384 for display. By doing the above, the following effects which are not present in the projection type color display device using the projection tube of the conventional CRT are obtained.
(1) 액정 라이트 밸브를, CRT에 비하여 훨씬 소형이고, 고정밀도로 형성할 수 있으므로, 상기 투사 렌즈(384)에 구경이 작은 것을 사용하는 것이 허용된다. 이때문에, 투사형 컬러 표시 장치의 소형화, 경량화, 저렴화가 실현된다.(1) Since the liquid crystal light valve can be formed much smaller than the CRT and with high precision, it is allowed to use a small aperture for the projection lens 384. For this reason, the size, weight, and cost of the projection color display device can be realized.
(2) 본 발명의 액티브 매트릭스 패널은 높은 개구율을 가짐으로, 소구경의 투사렌즈를 사용하여도 밝은 표시를 얻을수 있다.(2) Since the active matrix panel of the present invention has a high aperture ratio, bright display can be obtained even by using a small-diameter projection lens.
(3) CRT에 의한 투사관과 달리, 상기 다이크로이크 미러(dichroic mirror) 및 다이크로이크 프리즘(dichrioc prism)에 의하여 적, 녹, 청 각각의 라이트 밸브의 광축을 완전히 일치시켜 얻으므로, 3색의 레지스트레이션(registration)이 매우 양호하게 된다.(3) Unlike the projection tube by the CRT, the optical axis of each of the red, green, and blue light valves is completely matched by the dichroic mirror and the dichroic prism. The registration of the color becomes very good.
이상으로 본 발명의 실시예에 대한 설명을 끝마친다.This concludes the description of the embodiment of the present invention.
[발명의 효과][Effects of the Invention]
상술한 [과제를 해결하기 위한 수단] 및 [실시예]에 대응시켜 본 발명이 효과를 설명한다.Corresponding to the above-mentioned [means for solving the problem] and [example], the present invention will be described.
우선, 본 발명을 유효한 것으로 하는 4개의 기본 기술을 지니는 효과에 대하여 설명한다.First, the effect which has four basic techniques which make this invention effective is demonstrated.
제1로, 화소 매트릭스부와 동일한 투명기판상에 상보형 TFT에 의한 게이트선 내지 소스선의 구동회로를 집적화함으로서 이하의 효과를 얻을 수 있다.First, the following effects can be obtained by integrating the driving circuit of the gate line or the source line by the complementary TFT on the same transparent substrate as the pixel matrix portion.
(1) 외부 부착 구동 집적회로를 실장할 때의 접속 피치에 의하여, 패널의 정밀도가 제한되는 일이 없게된다. 이결과, 본 발명을 사용함으로서, 50㎛ 이하의 화소 피치를 가지는 액정 패널이 실현가능하게 된다.(1) The accuracy of the panel is not limited by the connection pitch when mounting the externally mounted drive integrated circuit. As a result, by using the present invention, a liquid crystal panel having a pixel pitch of 50 µm or less can be realized.
(2) 패널을 실장하는 실장 기판의 외형 치수가 대폭으로 소형화되며, 본 발명의 액정 채널을 사용한 표시장치의 소형, 박형, 경량화가 촉진된다.(2) The external dimensions of the mounting board on which the panel is mounted are greatly reduced, and the compactness, thinness, and light weight of the display device using the liquid crystal channel of the present invention are promoted.
(3) 구동 집적회로를 외부 부착하는 공정이 불필요하게 됨으로 본 발명의 액정 패널을 사용한 표시 장치의 저렴화가 촉진된다.(3) Since the process of externally attaching the driving integrated circuit is unnecessary, the cost reduction of the display device using the liquid crystal panel of the present invention is promoted.
(4) 구동 집적회로의 외부 부착이 불필요하게 됨으로, 본 발명의 액정 패널을 사용한 표시 장치의 신뢰성이 향상된다.(4) Since external attachment of the driving integrated circuit is unnecessary, the reliability of the display device using the liquid crystal panel of the present invention is improved.
(5) 상보형 TFT에 의하여 구동회로를 형성함으로서, 액정 패널이 본래지니고 있는 저전력성과의 상승효과가 발휘되고, 표시 장치 전체의 저전력화가 실현된다. 이것은, 비디오 카메라의 EVF나 휴대형 화상 모니터로의 응용을 가능하게 하기 위한 중요한 요소이다.(5) By forming the driving circuit by the complementary TFT, the synergistic effect with the low power characteristic inherent in the liquid crystal panel is exhibited, and the power saving of the entire display device is realized. This is an important factor for enabling the application of a video camera to an EVF or a portable image monitor.
제2로서, 상보형 TFT를 사용하고, 게다가, 시프트 레지스터를 스태틱형의 회로로 구성으로 함으로서, 저전력화뿐만 아니라 동작 전압 범위 및 동작 주파수 범위를 넓히는 효과를 얻는다. TFT는 제5도에 도시하듯이 오프 전류가 높은 특성을 가지고, 오프 전류의 온도 특성도 크다. 이러한 TFT의 결점은 시프트 레지스터를 스태틱형 구성으로 함으로서 행해지고, 동작 전압 범위 및 동작 주파수 범위가 확대된다.As a second, by using a complementary TFT and by using a shift register as a static circuit, the effect of not only lowering power but also extending the operating voltage range and operating frequency range is obtained. The TFT has a high off current characteristic as shown in FIG. 5, and also has a large temperature characteristic of the off current. The drawback of such a TFT is achieved by setting the shift register in a static configuration, and the operating voltage range and operating frequency range are expanded.
제3으로서, 상보형 TFT의 구조에서, 제1극성의 TFT의 소스, 드레인 영역에 제1극성의 불순물을 포함하고, 제2극성의 TFT의 소스, 드레인 영역에 제1극성의 불순물과 그것에 의하여 고농도의 제2극성의 불순물을 포함하는 구조를 채용함으로서, 종래의 편극성 TFT의 제조 공정으로 단순히 1회의 포토 공정을 추가함으로서, 값싸게 화소 매트릭스를 포함하는 상보형 TFT 집적회로가 얻어진다. 또한, 특성을 갖춘 P형 및 N형 TFT가 얻어진다.Third, in the structure of the complementary TFT, the first polarity impurity is contained in the source and drain regions of the first polar TFT, and the first polarity impurity is formed in the source and drain regions of the second polarity TFT. By adopting a structure containing a high concentration of second polar impurities, by simply adding one photo process to a conventional polarizing TFT manufacturing process, a complementary TFT integrated circuit including a pixel matrix can be obtained at low cost. In addition, P-type and N-type TFTs having characteristics are obtained.
제4로서, 구동회로를 구동하는 TFT의 게이트 길이를 화소 매트릭스를 구성하는 TFT의 그것보다도 짧게 형성함으로서, 구동회로의 동작 속도를 향상시키고, 게다가, 각 화소에 있어서의 기입, 유지 동작을 최적 상태로 지지하는 것이 가능하게 된다.Fourth, by forming the gate length of the TFT for driving the drive circuit shorter than that of the TFTs constituting the pixel matrix, the operation speed of the drive circuit is improved, and the write and sustain operations in each pixel are optimized. It becomes possible to support.
다음에, 본 발명을 더욱 유효한 것으로 하는 7개의 수단이 가져오는 효과에 대하여 설명한다.Next, the effect which the seven means which make this invention further effective are demonstrated.
제1로, 각 기능 블록의 패턴 레이아웃을 제8도, 제9도, 제10a 및 10b도와 같이 함으로서, 특히 구동회로부의 집적도를 높힐수 있고, 화소 피치라는 한정된 피치내에 구동회로의 단위셀을 만들어 넣는것이 가능하게 된다.First, by arranging the pattern layout of each functional block as shown in Figs. 8, 9, 10a and 10b, in particular, the integration degree of the driving circuit portion can be increased, and a unit cell of the driving circuit is made within a limited pitch called pixel pitch. It is possible to put.
제2로서, 소스선 구동회로의 클럭 배선을 제11a도와 같이 배치함으로서, 비디오 신호에 혼입하는 클럭잡음을 제거하고, 화면에 생기는 라인형상의 표시무라를 시인 불가능한 레벨로 억압하는 것이 가능하게 된다.Secondly, by arranging the clock wires of the source line driver circuit as shown in Fig. 11A, it is possible to eliminate the clock noise mixed in the video signal and suppress the line-shaped display mura generated on the screen to an unrecognizable level.
제3으로서, 제12도에 도시하는 샘플 홀드회로에 접속되는 저항을 모든 소스선에 따라 균일화함으로서, 모든 소스선으로의 표시 신호의 기입 레벨을 완전히 균일하게 하는 것이 가능하게 되고, 라인형상의 표시무라가 제거된다.Third, by equalizing the resistances connected to the sample hold circuits shown in FIG. 12 along all source lines, it is possible to make the write levels of the display signals to all the source lines completely uniform. Mura is removed.
제4로서, 소스선 구동회로를, 제13a도와 같이 구성하고, 동도면 b와 같은 방법으로 구동함으로서, 주파수 f의 클럭으로서 구동되는 N계열의 시프트 레지스터를 사용하여 주파수 2Nf에서 비디오 신호를 샘플링하는 것이 가능하게 된다. 이것에 의하여, 반드시 온전류의 크기가 충분치 않은 TFT를 사용하여 고정밀한 구동 회로내장 액티브 매트릭스 패널이 실현된다.Fourthly, the source line driving circuit is configured as shown in FIG. 13A and driven in the same manner as in FIG. 13B to sample the video signal at frequency 2Nf using an N-series shift register driven as a clock of frequency f. It becomes possible. As a result, an active matrix panel with a high-precision driving circuit is realized by using a TFT whose size of the on-current is not always sufficient.
제5로서 제14도와 같이 구동회로의 각 출력에 테스트 회로를 설치함으로, 종래 테스트 패턴을 표시한 상태에서 눈으로 봄으로서 행하고 있던 액티브 매트릭스 패널의 검사를, 전기적으로 그것도 자동적으로 실시하는 것이 가능하다.By installing a test circuit at each output of the drive circuit as shown in FIG. 14 as a fifth figure, it is possible to electrically and automatically inspect the active matrix panel which has been performed by visually checking the conventional test pattern. .
제6로서, 각 화소에 제15a도 및 제15b도와 같은 구조의 유지용량을 만들어 넣음으로서, 제조 가격이 상승없이, 게다가 개구율을 거의 감소시키는 것없이, 각 화소에 있어서의 전하의 유지를 보다 확실한 것으로 하는 것이 가능하게 된다.As a sixth method, by making the storage capacitors having the structures shown in Figs. 15A and 15B in each pixel, the maintenance of electric charge in each pixel can be more surely maintained without increasing the manufacturing cost and almost reducing the aperture ratio. It becomes possible to do this.
제7로서, 실장 구조를, 제16a도 및 제16b도와 같은 것으로 함으로서, 접속 강도 및 신뢰성을 향상시켜 얻을뿐만 아니라, 본 발명의 액티브 매트릭스 패널에 백라이트 장치를 병용하여 투과형 표시 장치를 구성하는 경우에 화소 매트릭스부 주변에서 불필요한 광이 누설되는 것을 방지할 수 있다.As a seventh aspect, when the mounting structure is the same as that in FIGS. 16A and 16B, the connection strength and reliability are not only improved, but also when the transmissive display device is configured by using a backlight device in combination with the active matrix panel of the present invention. Unnecessary light leakage around the pixel matrix portion can be prevented.
마지막으로서, 본 발명을 특정한 표시 시스템에 응용함으로서 얻어지는 효과에 대하여 서술한다.Finally, the effects obtained by applying the present invention to a specific display system will be described.
제1로서, 본 발명을 비디오 카메라의 EVF에 응용함으로서, 종래의 CRT를 사용한 EVF에 없던 이하의 효과가 초래된다.Firstly, applying the present invention to an EVF of a video camera brings about the following effects that were not found in an EVF using a conventional CRT.
(1) 컬러 필터를 갖춘 액티브 매트릭스 패널을 사용함으로서, 화소 피치가 50㎛ 이하의 매우 고정밀한 컬러 EVF가 실현된다. 게다가, 저소비 전력화도 촉진된다.(1) By using an active matrix panel with a color filter, a very high-precision color EVF with a pixel pitch of 50 µm or less is realized. In addition, lower power consumption is also promoted.
(2) 극히, 소형, 공간이 축소되는 것외에도 매우 경량인 EVF가 실현된다.(2) In addition to extremely small size and reduced space, very lightweight EVF is realized.
(3) EVF의 형상의 자유도가 증대하고, 예를들면 플랫 EVF와 같은 참신한 의장이 가능하게 된다.(3) The degree of freedom of the shape of the EVF is increased, and a novel design such as a flat EVF is possible.
제2로서, 본 발명을 투사형 컬러 표시 장치에 응용함으로서, 종래의 CRT를 사용한 것에 없던 이하의 효과를 가져온다.Secondly, by applying the present invention to a projection color display device, the following effects which are not used in the conventional CRT are obtained.
(1) 액정 라이트 밸브를, CRT에 비하여 훨씬 소형이고 고정밀하게 형성할 수 있으므로 투사 렌즈에 구경이 작은 것을 사용하는 것이 허용된다. 이때문에, 투사형 컬러 표시 장치의 소형화, 경량화, 저렴화가 실현된다.(1) Since the liquid crystal light valve can be formed much smaller and more precisely than the CRT, it is allowed to use a small aperture for the projection lens. For this reason, the size, weight, and cost of the projection color display device can be realized.
(2) 본 발명의 액티브 매트릭스 패널은 높은 개구율을 가짐으로, 소구경의 투사 렌즈를 사용하여도 밝은 표시를 얻을 수 있다.(2) Since the active matrix panel of the present invention has a high aperture ratio, bright display can be obtained even by using a small-diameter projection lens.
(3) CRT에 의한 투사관과 달리 상기 다이크로이크 미러 및 다이크로이크 프리즘에 의하여 적, 녹, 청 각각의 라이트 밸브의 광축을 완전히 일치시켜 얻으므로, 3색의 레지스트레이션이 매우 양호하게 된다.(3) Unlike the projection tube by the CRT, since the dichroic mirror and the dichroic prism are obtained by perfectly matching the optical axes of the red, green, and blue light valves, the three-color registration becomes very good.
Claims (6)
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11991988A JP2653099B2 (en) | 1988-05-17 | 1988-05-17 | Active matrix panel, projection display and viewfinder |
| JP88-119919 | 1988-05-17 | ||
| KR1019890005609A KR940009074B1 (en) | 1988-05-17 | 1989-04-28 | Active matrix panel |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR950004739B1 true KR950004739B1 (en) | 1995-05-06 |
Family
ID=26457576
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940011607A KR950004739B1 (en) | 1988-05-17 | 1994-05-25 | Active matrix panel |
| KR94011608A KR960001506B1 (en) | 1988-05-17 | 1994-05-25 | Active matrix panel |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR94011608A KR960001506B1 (en) | 1988-05-17 | 1994-05-25 | Active matrix panel |
Country Status (1)
| Country | Link |
|---|---|
| KR (2) | KR950004739B1 (en) |
-
1994
- 1994-05-25 KR KR1019940011607A patent/KR950004739B1/en not_active IP Right Cessation
- 1994-05-25 KR KR94011608A patent/KR960001506B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960001506B1 (en) | 1996-01-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940009074B1 (en) | Active matrix panel | |
| JP3070503B2 (en) | Active matrix panel, drive circuit for active matrix panel, viewfinder, and projection display device | |
| KR950004739B1 (en) | Active matrix panel | |
| JP3187736B2 (en) | Active matrix panel, drive circuit for active matrix panel, viewfinder, and projection display device | |
| JP3070509B2 (en) | Active matrix panel and inspection method thereof, drive circuit for active matrix panel and inspection method thereof, view finder and projection display device | |
| KR950014502B1 (en) | Manufacturing method of active matrix panel | |
| JP3190849B2 (en) | Active matrix panel, drive circuit for active matrix panel, viewfinder, and projection display device | |
| JP3067671B2 (en) | Active matrix panel, viewfinder and projection display | |
| JP3170217B2 (en) | Active matrix panel, drive circuit for active matrix panel, viewfinder, and projection display device | |
| JP3108991B2 (en) | Active matrix panel, drive circuit for active matrix panel, viewfinder, and projection display device | |
| JP3170218B2 (en) | Active matrix panel, drive circuit for active matrix panel, viewfinder, and projection display device | |
| JP3190900B2 (en) | Active matrix panel drive circuit, active matrix panel, viewfinder, and projection display device | |
| JPH1026776A (en) | Active matrix panel and driving circuit for active matrix panel | |
| JPH11223839A (en) | Projection type display device | |
| JPH11223833A (en) | Active matrix panel and viewfinder | |
| JPH11223838A (en) | Manufacture of active matrix panel | |
| JPH09325368A (en) | Active matrix panel | |
| JPH11223836A (en) | Manufacture method of projection type display device | |
| JPH103095A (en) | Projection type display | |
| JPH1026775A (en) | Active matrix panel | |
| JPH103097A (en) | Active matrix panel and inspection method therefor, and drive circuit for active matrix panel and inspection method therefor | |
| JPH103093A (en) | Projection type display | |
| JP2653099C (en) | ||
| JPH103096A (en) | Projection type display | |
| JPH1010584A (en) | Projection type display device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A107 | Divisional application of patent | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |