JPS60103473A - デ−タ転送制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （耐　発明の技術分野 する。

（ｂ）　技術の脅景 中央処理装置や主記憶装置（以下ＭｌｉｌｌＵとする）
やチャネル装置（以下ＣＨとする）より成る電子計算機
の本体が、入出力装置のデータ奮入出力制御装置（以下
ＩＯＣとする）より読み込む所謂リード系の動作を行う
場合、ＣＨはｌ０Ｃｔ−動作させる情報を貯えているチ
ャネルコマンドワード（以下ＣＣＷとする）ｋＭｌｉｌ
Ｕよりフェッチし、該Ｃαつ内容ｔ　ＩＯＣに伝えて上
記入出力装置のデータｔＩＯＣよりＣＨへ転送させる。

この転送データは、ＩＯＣよりＣｆｌに在るデータバッ
ファ、（以下ＤＢとする）に読み込まル、シかる後、該
ＤＢよりＭＭＵに移されるという手Ｊ［ｋ取る。このＤ
Ｂは上記のデータ転送以外にも他のデータ出し入れｔ−
頻繁に行っており、該転送デー、　タの貌取り時間を短
縮してＤＢの効率を上げるために、ＩＯＣより１バイト
ずつ転送されて来ト連のデータを所定の複数バイトに揃
えて一括読み取る直並列変換が一般に行わｎている。

上述の１バイトずつＩＯＣよりＯＨへ転送されるデータ
はブロック単位に形成され、該ブロック間にギャップと
称する時間間隔を置く場合があり、本発明はこのギャッ
プを有効に利用しようとするものである。

上述のＣＣＷのフォーマットはコマンドコード。

データアドレス、フラグ及びバイトカウントより成り、
コマンドコードによりＩＯＣ側の一連のデータに対して
どの様な処理を災行するかを指示する。

この一連のデータ音メインメモリへ格納するに当たり、
その格納場所が異なる場合、一般に該フラグの中のチェ
インデークツラグ（以下ＣＤフラグとする）と言うフラ
グの値を６１”にし、例えばＣＣＷｌとＣＣＷ２が格納
場所は異なるが内容が連ｌしている場合、該ＣＤフラグ
がＣＣＷＩのフラグ１ζなる。ＣＣＷＩに該ＣＤフラグ
が立つと、後続のＣＣＷ２のコマンドコードにはＣＣＷ
Ｉのコマンドコードがそのま＼用いられる。

乙ｆηｌ 一般に、ＣＨがＣＣＷで指示さｆＬ、７ＩＣデ一タ量以
上のデータｋＩＯｃより読み込んだとき発生する誤りを
チェイニング・チェック・エラーと称しているが、上述
の如＜　ＩＯＣからＣ）Ｊに転送さｎてくるデータが、
直並列変換でＣＨのＤＢＫ書き込まれ、ＣＤフラグを有
するＣＣＷ（上述のＣＣＷＩに相当）によるブロックの
最終バイトが直並列変換の所定）数バイトに揃わないと
き、レチェイニングーチェック・エラーが発生する。本
発明はこのエラー発生を防ぐためのものである。

ｌｃ）　従来技術と問題点 第１図に従来技術の回路構成をブロック図にて示し、第
２図に従来技術によるＣＭのＤＢの転送データ読込みの
状況全タイムチャートにて示す。

第１図に於て、１はＣＨ，２はＩＯＣ、３は鱈列ＩＣ換
部、４はＬ）Ｂ、５はＩＯＣアドレスポインタ（以下Ｉ
ＯＡとする）、６はメモリ・ストレージＱアドレスポイ
ンタ（以下ＭＳＡとする）、７はＣＨがリードやライト
の動作の終了會示す終了ポインタ、８はプロセッサを示
し、ＣＨｌの直並列変換部３、ＭＳＡ５．ｌ０Ａ６．終
了ポインタ７の信号入出力端に付された＊印は、夫々の
入出力信号がプロセッサ８に関係し人出力していること
ｔ示す。プロセッサ８はＭＭＵからフェッチしたＣＣＷ
に基づき処理奮進める。

第１図はｌ０Ｃ２から１バイトずつＣＨＩに転送大引−
７＜’　７．し護デー々を９ノくイ　ト頗ｆ百鴬〃１１
櫨幡龜してＤＢ４がＷｔみ込む例を示す。直並列変換部
３のレジスタ３１に送られてくるバイトは、プロセッサ
８の制御によりレジスタ３２．３３へ交互に分配さｔて
セットされ、プロセッサ８からのリクエスト係号により
一度にＤＢ４へ読み込まれる。

すなわち、ＩＯＣからの１バイトずつのデータは２バイ
ト幅に変換され、ＤＢ４に読み込まれる。

１０Ａ５は１０Ｃ２からの転送データをＤＢ４が読み込
むとき、ＤＢのアドレスを指示するポインタで、以下の
説明ではＤＢ４が読み込んだバイト数も指示しているこ
とになる。ＭＳＡ６はＤＢ４よりデータを取り出し、Ｍ
ＭＵへ送り出すときのポインタである。

終了ポインタ７はＥＮＬ）、Ｆ７１とＥＮＤ７２のポイ
ンタで構成さ２１．、ＥＮＤ、Ｆ７１ＫｉｉＣＨ１がｃ
ｃｗｔＭＭＵからフェッチしたとき、該ＣσＷが有する
データのバイト数がセットされる。このバイト数もポイ
ンタと称しているが、該ポインタは通常はＥＮＤ７２に
そのま＼コピーされる。この様にしてコピーされたＥＮ
Ｄ７２のポインタは次の様に用いられる。

例えばＥＮＤ７２のポインタが５でかつＣＤフラグが′
θ″であるとすると、ｌ０Ｃ２からＣＨＩへの転送デー
タが５バイト目までは、ｌ０Ｃ２からのサービスインと
いうタグ情報に対してＣＨＩはサービスアウトという返
答をバイト毎にｌ０Ｃ２に送出し、夫々のバイトのデー
タを受け取ったという通知を出すが、６バイト目がくる
とコマンドアウトという拒絶の返答を送出して６バイト
目は受け取らず、それ以降のｌ０Ｃ２からのデータ転送
も一時停止させる。換言すれば、このＥＮＤ７２のポイ
ンタは、該ＣＣＷで指示されたデータ量以上にＩＯＣに
データ転送させない役目を果たす。

αＶがＣＤフラグにより連結さｎている場合は、ＣＤフ
ラグを持ったＣＣＷのＥＮＤのポインタと、連結する後
続のＣＣＷの新しいバイトカウンｉｆ合計したバイト数
がＥＮＤ、Ｆ７１にセットされる。このＥＮｐｊＦ７１
にセットさｆ′ＬｆｃポインタがＥＮＤ７２にコピーさ
れる条件は、ＣＤフラグを持りたＣｙのＤＢ４に読み込
まれたデータがすべてＭＭＵに転送され、連結する後続
のＣＣＷのＭＭＵからＣＨＩへのフェッチが完了するこ
とである。

ＩＯＣからＣＨへの転送データーが（４１のＤＢへのデ
ータ読込みで直並列変換され、ＣＤフラグの付いｆｃｃ
ｃｗから連結する後続のＣＣＷにデータ転送が移るｌｃ
４たり、ＣＤフラグの付い几ＣＣＷのブロックの最終Ｄ
Ｂ読込みデータに、直並列変換の所定の複数バイト幅に
対するバイト数の不足が生じた場合、チェイニング・チ
ェック・エラーが発生することが従来から問題であった
。

第２図に上記チェイニング・チェック・エラーが発生す
る様子ｔタイミングチャートにて基す。

第２図に於て、ＣＭがＭＭＵよりフェッチしたＣＣＷＩ
は５バイトのデータにリードすることを指示し、ＣＣＷ
Ｉとそれに続＜ＣＣＷ２がＣＤフラグにより直結されて
いるとしくしたがりて、ＣＣＷｌにはＣＤフラグが付い
ている）、ＣＨのＤＢＩ？：アクセスする変換バイト幅
ｔ２バイトとすると、図に示す如＜　ＩＯＣからの転送
データは２バイト毎にリクエストによりＤＢに読み込ま
れる。したがりて、ＩＯＡには０．２．４とポインタが
セットされる。ところが、ＣＣＷｌのブロックのデータ
は５バイトで変換バイト幅は２バイトのため、５バイト
目がブロック１で転送されてきても２バイトにならない
ためリクエストは出す、そのため、ＤＢへの読み込みも
行われない。

ＩＯＣからのデータ転送はブロックｌが終了しても、ギ
ャップの時間を経た後、継続してブロック２のデータ転
送を続け、第２図のＩＯＡポインタが示す如く、第６番
目のバイトが転送されて来て２バイト幅になり、こ＼で
リクエストが出てＩＯＡポインタが６になり時刻ｔ、で
データはＤＢに読み込まれる。

ＩＯＡポインタが６になり７ｔｔｌでブロックｌの５バ
イトデータのＤＢ読込みが終了したので、ＣＨはＣＣＷ
２のＭＭＵからのフェッチを時刻ｔ！で開始し時刻ｔ、
で終了する。

一方、ＤＢよりＭＭＵへのデータ転送は、第２図に示す
如＜ＩＯＡポインタが２ＶＣなった後開始し、ＭＳＡポ
インタは２，４と進行し、時刻ｔ、のときＭＳＡポイン
タは５１Ｃなって、ＥＮＤポインタが５であるＣＣＷｌ
のデータはすべてＭＭＵに転送さｎたことｔ示す。

また、ＣＨはＣσＷ２’ｔフェッチして解読し、ＣＣＷ
２にはＣＣＷＩに連結した３バイトのデ→りを見出した
ものとすると、見出した時刻ｔ４ＶＣＥＮＤ”Ｆポイン
タは５から８に変わる。

以上の経過で、前述した如＜ＥＮＤ−Ｆのポインタは時
刻ｔ、でＥＮＤにコピーされる条件が揃い、。

ＥＮＤポインタは５から８に変わる。すなわち、時刻ｔ
、になりて初めてチェインデータが８バイトであること
を知る訳であるが、この時ｌ０ｃＩＪ）らはＤＢにすで
にＩＯＡポインタが示す如く、例えば１００バイトが転
送されており、チェイニング中チェック・エラーが発生
している。

以上の説明は一例であるが、ＩＯＣからＣＨに転送され
るデータが１バイトずつ送らｎ、ｃＨのφＢが直並列変
換で刻データを読み込むとき、ＣＤフラグ會持つＣＣＷ
の最終ＤＢ読み込みデータが直並列変換のバイト幅に満
たないとさ、そｒＬ’を満たすためにギャップの時間を
費やし、連結する後続のＣＣＷのフェッチが遅れ、一方
、ギャップが過ぎるとＩＯＣからのデータは次々とＤＢ
に読み込まれてしまい、ＥＮＤポインタがＣＤフラグに
より連結されｆｃｃｃｗの正確なバイト数を把握したと
きは、すでにそのポインタを逸脱してＤＢはデータを読
み込んでおり、結局、チェイニングｅチェック・エラー
を発生してしまうという問題点かあ−）た。

（ｄｌ　発明の目的 上述の従来技術の問題点に鑑み、本発明Ｇ＆ＩＯＣから
Ｃ’Ｈへの転送データが、１バイトずつ送られ、直並列
変換で複数バイト幅でＣＨのＤＢに読み込まれるとき、
ＣＤフラグを持つＣＣＷに対するブロックの最終ＤＢ読
込みバイト数が、該直並列変換の所定バイト幅に対し不
足する事態が生じても、直ちにＣＨに連結する後続のＣ
ＣＷ′ｔ−ＭＵからフェッチさせて後続ブロックのバイ
ト入力に備えさせ、ＩＯＣからのデータのＤＢ読込みに
当たりチェイニング・チェック拳エラーｔ−発生させな
いことｆｅ）　発明の構成 上述の目的に対して本発明は、ＣＤフラグが付さｆ′し
たＣｃｗに対するブロックの最終ＤＢ読込みバイト数が
、直並列変換の所定バイト幅に対し不足する場合、ＩＯ
Ａの出力に該不足バイト数音加算する手段と、該加算手
段の出力と終了ポインタの出力上比較する手段と、該比
較手段の出力とＣＤフラグとの論理積金求める手段を有
し、該論理積の結果ｔＤＢＤＢ読込リクエスト信号にす
る発明であって、本発明により、連結する後続のＣＣＷ
に対するブロックまでのギャップ全利用して、該後納Ｃ
ＣＷ全ＣＨはＭＭＵよりフェッチでき、ＥＮＤのポイン
タを後続ＣＣＷの新しいバイト数音加算したポインタに
更新でき、上述の目的は充分達成される。

（ｆ）　発明の実施例 第３図に本発明実施例の回路構成ｔブロック図にて示し
、第４図に該回路による（４のＤＢの転送データ読込み
状況をタイムチャートにて示す。

第３回に於て、第１図と同一符号は同一対象物會示し、
その機能も同一である。本発明により付加される回路は
、加算器９．比較器１０及び論理積ゲート１１である〇 第３図も第１図と同様に直並列変換部３のバイト幅１１
ｔ２バイトとし、ＣＤフラグにより連結されるＣＣＷｋ
ＣＣＷＩ、ＣＣＷ２　とし、ｃｒｔらに対応スルブロッ
クｔブロックｌ、ブロック２とする。加算器９はｌ０Ａ
５のポインタとＣＤプラグを有するＣＣＷＩのブロック
ｌの最ＮＤＢ入カバイトが直並列変換バイト幅に満友な
いときの不足バイト数の加算を行うのが本来であるが、
本実施例は該変換バイト幅が２バイトであるので連星バ
イト数は１バイトのため、第３図に示す如くタイミング
毎に１′４ｃ７ＪＩｌ算する加算器でよい。この加算器
９の加算結果は終了ポインタ７のＥＮＤ７２の出力と比
較器ｌＯで比較され、両入力が一致すると比較器１０よ
り１を出力する。比較器ｌＯの出力とＣＤフラグの論理
積を論理状ゲート１１でめ、該ゲート１１の出力が１で
あればパーシャル信号とじで１″を出力し、該出力はブ
ロセツザ８に送らｎ１割込みリクエストが作られ、ｌ０
Ａ５のポインタにも１が加算され、ブロックｌの最終Ｄ
Ｂ入カバイトが変換バイト幅に不足していても（本実施
例では１バイト不足）そのままＤＤＫ読み込ませること
ができる。したがって、ＩＯＡのポインタはＣＤフラグ
を持ワＣＣＷ１のブロック１のすべてのバイト数と等し
くなり、ＣＨｌはＭＭＵより連結する後続のＣｃｗ２′
ｆｔフェッチでき、ＭＳＡもＣＣＷ１Ｏブロックのすべ
てのバイト”ｋＭＭＵに転送でき、一方ＥＮＤ拳Ｆ７１
　（Ｄｔ＃インインＣＣＷ　１　ｆｙ＜イト１ｌｌｌｃ
ｃＯＮ２のバイト数を加算することができ、ＣＣＷ２の
フェッチも完了して該加算の合計バイト数がＥＮＤ７２
のポインタにコピーされる。

以上の経過’ｉ、ＣＣＷＩのバイトを５バイト、ＣＣＷ
２のバイトを３バイトとして第４図のタイムチャートに
示すが、これに要する時間は、ＣＬ’ＷＩ及び２に対応
するブロック１と２のギャップを充分利用し、ＣＣＷ２
のブロック２の最初のＤＢバイト読込みまでに完了する
ので、チェイニング・チェツり・エラーの発生音防止す
ることができる。

第４図に於て、矢印４１はパーシャルが割込みリクエス
トを形成することを示し、時刻〒ｊ変換バイト幅に不足
しているバイトがＤＢに読み込まｎた時刻全示し、−「
、はＭＳＡが５になった時刻とＣＨがＭＭＵからのＣＣ
Ｗ２のフェッチを開始する時刻を示し、ｔｓはＥＮＤ　
＠Ｆが５がら８に変ゎっ几時刻を示し、ｔ４はＣＣＷ２
のフェッチが完了すると共にＥＮＤ−Ｆの８のポインタ
がＥＮＤにコピーされた時刻を示す。したがって、ＣＣ
Ｗ２に対応するブロック２の３バイトのデータがＤＤＫ
読み込まれた時刻τ５にはＥＮＤのポインタは８であり
、４２に示すタイミングにはＣＨよりＩＯＣにコマンド
アウトの信号を送出してＯＨ力）らＩＯＣへのデータの
転送を停止せしめることができ、チェイニング−チェッ
ク・エラの発生上押えることができる。

上述の実施例は、直並列変換の変換バイト幅が２バイト
の場合であったが、変換バイト幅が３バイト以上の複数
バイトである場合は、ギャップの時間間隔を吟味したう
えで、必袈に応じ、加算器９への加算数値を最終ＤＢ読
込み時の不足バイト数に合わせて加算すれば良い。

（ｇｌ　発明の効果 本発明により、ＩＯＣからＣＩ（への転送データが１バ
イトずつ送られ、直並列変換で複数バイト幅でＣＨのＤ
Ｂに読み込まれるとき、ＣＤフラグを持つＣＣＷに対す
るブロックの最終ＤＢ読込みバイト数が、該直並列変換
の変換バイト幅に対し不足する場合、該不足のままＤＢ
にデータを読み込ませ、連結する後続のＣＣＷ　’にフ
ェッチしてチェイニング嗜チェック・エラーの発生上防
止することができ、本発明は電子計算機のＩＯＣとＣＨ
間のリード系のデータ転送に於けるｇｉ頼性向上に極め
て大きな効果がある。

【図面の簡単な説明】

第１図にＩＯＣからＣＨのＤＢへデータ転送するときの
Ｃ）ｌ側の従来技術の回路構成をブロック図にて示し１
、第２図に従来技術によるＣＨのＤＢの転送データ読込
み状況全タイムチャートにて示し、絽３図にＩＯＣから
ＣＨのＤＢへデータ転送するときのＣＨ側の本発明実施
−の回路構成をブロック図にて示し、第４図に第３図に
示す本発明実施例の回路によるＤＢの転送データの読み
込み状況をタイムチャートにて示す。 全図を通じ、１はチャネル装置（ＣＨ）、２は入出力制
御装置（ＩＯＣ）、３は直並列変換部、４ハテータハツ
フア（ＤＢ）、５は入出力アドレスポインタ（ＩＯＡ）
、６はメモリストレージ−アドレスポインタ（ＭＳＡ）
、７は終了ポインタ、８はプロセッサ、９は加算器、１
０は比較器、１１は論理積ゲート荀示す。 牟　１　目 間Ｍｕ 半　３　目

Claims (1)

1. 【特許請求の範囲】 チャネル処理装置が、チェインデータフラグが付された
   チャネルコマンドワードを主記憶装置よりフェッチして
   その内容を人出力制御装置に送出し、入出力アドレスポ
   インタとメモリストレージ・アドレスポインタと終了ポ
   インタを備える該チャネル処理装置のデータバッファに
   、該人出力制御装置より１バイトずつ送られて来るデー
   タを、リクエスト信号により所定の複数バイト幅に直並
   ↓ マントワードによりブロック形成された転送データの該
   ブロックの終端の直並列変換バイト数が、上記の所定の
   複数バイト幅に対し不足バイト数が生じた場合、上記入
   出力アドレスポインタの出力に該不足バイト数を加算す
   る手一段と、該加算手段の出力と上記終了ポインタの出
   力を比較する手段と、該比較手段の出力と上記チェイン
   データフラグとの論理積金求める手段會有し、該論理積
   の結果を上記リクエスト信号に付加することｔ％徴とす
   るデータ転送制御方式。