JPS5995734A - Digital pll circuit - Google Patents
Digital pll circuitInfo
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- JPS5995734A JPS5995734A JP57205457A JP20545782A JPS5995734A JP S5995734 A JPS5995734 A JP S5995734A JP 57205457 A JP57205457 A JP 57205457A JP 20545782 A JP20545782 A JP 20545782A JP S5995734 A JPS5995734 A JP S5995734A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【発明の詳細な説明】
本発明は、引込時間少なくして位相同期動作が行ない得
るように構成されたディジタルＰＬＬ回路に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a digital PLL circuit configured to perform phase synchronization operation with reduced pull-in time.
ディジタル入力信号の位相に追随する位相同期回路、い
わゆるディジタルＰＬＬ回路（以下、単にＤＰＬＬと称
す）において：は位相同期動作の初期において位相補正
量が小さいことから、正規の位相に引き込むまでに多く
の時間を反するという不具合がある。In a phase-locked circuit that follows the phase of a digital input signal, a so-called digital PLL circuit (hereinafter simply referred to as DPLL), the amount of phase correction is small at the beginning of phase-locked operation, so it takes many There is a problem with time being inconsistent.
第１図は従来技術に係るＤＰＩ、Ｌ回路の一敗的な構成
を示したものである。こｎにクロック発振器４からの基
準クロック信号は分周回路３によって分周されるが、そ
の分周比は分局出力とディジタル入力信号ＤＩＮとの位
相比較結果によっている。FIG. 1 shows a conventional DPI and L circuit configuration. The reference clock signal from the clock oscillator 4 is frequency-divided by the frequency divider circuit 3, and the frequency division ratio depends on the result of phase comparison between the division output and the digital input signal DIN.
図示の如く分周回路３からの分周出力は位相比較器とし
てのＤ型エツジトリガフリソゾ７０ツｆ１のデータ入力
とされ、クロック人力であるディジタル入力信号ＤＩＮ
との間で位相比較されるようになっているものである。As shown in the figure, the frequency divided output from the frequency dividing circuit 3 is used as the data input of the D-type edge trigger frequency converter 70 f1 as a phase comparator, and the digital input signal DIN, which is a clock input, is
The phase is compared between the two.
この場合ディジタル入力信号ＤＩＮよシも分周出力の位
相が進んでいる場合にはフリップフロッグ１はリセット
状態に、また、分周出力の位相が遅れている場合はセッ
ト状態におかれることから、フリップフロッグ１の出力
によって分周回路３における分周比を制御するようにし
て位相同期動作を行なわしめることが可能となるもので
ある。ただ、フリップフロッグ１の出力によって直接分
周比を制御する場合は分周出力にノックが多く含まれる
ようになることは明らかである。これは、位相比較の度
にフリップフロッグ１からは何れかの位相比較結果が得
られ、したがって分周比が頻度大にして変更されるから
である。In this case, if the phase of the frequency-divided output is ahead of the digital input signal DIN, the flip-flop 1 is placed in the reset state, and if the phase of the frequency-divided output is delayed, the flip-flop 1 is placed in the set state. By controlling the frequency division ratio in the frequency dividing circuit 3 by the output of the flip-flop 1, it is possible to perform a phase synchronization operation. However, if the frequency division ratio is directly controlled by the output of the flip-flop 1, it is clear that the frequency division output will include many knocks. This is because any phase comparison result is obtained from the flip-flop 1 every time a phase comparison is performed, and therefore the frequency division ratio is changed frequently.
このため従来よりアップダウンカウンタ２がフリツゾフ
ロツｆ１と分周回路３との間に設けられるようになって
いる。図示の如くフリップフロッグ１のセット出力はア
ップダウンカウンタ２のカウントモードを制御するよう
になっており、その制御きれたモードに応じアップダウ
ンカウンタ２はディジタル入力信号ＤＩＮをカウントす
るようになっているものである。アップダウンカウンタ
２は動作初期においてそのカウント値は零とされるが、
位相比較結果によってそのカウント値は増減されつつも
相殺の結果として同一の位相比較結果が継続するような
場合にはアップダウンカウンタ２からはキャリー出力Ｃ
またはボロー出力Ｂが得られることから、これら出力に
よって分周回路３における分周比を制御しようとしてい
るわけである。ただ、このようにする場合は分周出力の
ジッタは抑制されるも新たな問題が生じる。というのは
、分周回路３における分周比が頻度大にして変更されな
く、したがって、位相補正量が小さく位相同期に引き込
むまでに多くの時間を要するというものである。なお、
分周比の変更による位相同期は以下のようにして行なわ
れる。即ち、アップダウンカウンタ２からのキャリー出
力Ｃまたハｇロー出力Ｂによって直ちにある１周期でそ
の周期が基準クロック１ど号周期を単位として変更され
、しかもデユーティ比も変更された後は再び変更前の周
期、デユーティ比に戻されるようになっている。For this reason, an up/down counter 2 has been conventionally provided between the fritz f1 and the frequency dividing circuit 3. As shown in the figure, the set output of the flip-flop 1 controls the counting mode of the up-down counter 2, and the up-down counter 2 counts the digital input signal DIN depending on the controlled mode. It is something. The up/down counter 2 has a count value of zero at the initial stage of operation, but
If the count value is increased or decreased depending on the phase comparison result, but the same phase comparison result continues as a result of cancellation, the up/down counter 2 outputs a carry output C.
Alternatively, since the borrow output B is obtained, the frequency division ratio in the frequency divider circuit 3 is controlled by these outputs. However, in this case, although the jitter of the frequency-divided output is suppressed, a new problem arises. This is because the frequency division ratio in the frequency divider circuit 3 is not changed frequently, and therefore the amount of phase correction is small and it takes a long time to achieve phase synchronization. In addition,
Phase synchronization by changing the frequency division ratio is performed as follows. In other words, the period is immediately changed by the carry output C or the hag low output B from the up/down counter 2 in units of one cycle of the reference clock, and furthermore, after the duty ratio is also changed, the period is changed again before the change. cycle and duty ratio.
これによって位相同期が図られるべく位相調整が行なわ
れるものである。This allows phase adjustment to achieve phase synchronization.
よって本発明の目的は、出力としての分周出力のジッタ
を抑制しつつも、引込時間小にして位相同期動作が可能
とされたＤＰＬＬｌ路を供するにある。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a DPLL circuit in which the jitter of the frequency-divided output as an output is suppressed and the pull-in time is shortened to enable phase synchronization operation.
この目的のため本発明は、位相比較結果からの位相比較
結果を比較結果に応じアップカウント、ダウンカウント
するカウンタの段数を分周比ｆ ｆ頻度に応じ制御する
ように表したものである。即ち、分周比変更頻度が犬で
ある場合にはそのカウンタの段数を小に維持するが、分
周比変更頻度が小になればその段数を犬に維持するよう
になしたものである。分周比変更頻度が小から犬に変化
する場合は段数を犬から小へと逆に変化させるものであ
る。For this purpose, the present invention is expressed so that the number of stages of a counter that counts up and counts down the phase comparison results according to the comparison results is controlled according to the frequency division ratio ff. That is, if the frequency division ratio change frequency is constant, the number of stages of the counter is maintained small, but if the frequency division ratio change frequency becomes low, the number of stages is maintained constant. When the frequency dividing ratio change frequency changes from small to small, the number of stages is changed from small to small.
以下、本発明を第２図により説明する。第２図は本発明
によるＤＰＬＬ回路の一例での構成を示したものである
。これによると、クロック元振器２２からの基準クロッ
ク信号は分周回路２１によって分周され、その分周出力
は従来の場合と同様位相比較器としてのＤ型エツジトリ
がフリップフロッグ１０でディジタル入力信号ＤＩＮと
位相比較されるようになっている。本例ではディジタル
入力信号ＤＩＮはフリップフロッグ１０の出力とアンド
ｒ−４１１゜１２で論理積されるようになっており、ア
ンドゲート１１ 、１．２でそれぞれ得られる論理積出
力はアップダウンカウンタ１３に対しアップカウントパ
ルス、ダウンカウントパルスとして入力されるようにな
っている。ここでアンドグー） １４ 、１５が常時活
性化されているとすれば、アップダウンカウンタ１３か
らのキャリー出力Ｃ１ぎロー出力Ｂはそのままオアゲー
ト１９，２０を介して分周回路２１に与えられることか
ら、従来の場合と同様な位相比較動作を行なうことにな
る。しかし、このようにする場合は既に述べた如く分周
出力のジッタは抑えられながらも引込時間大にして位相
同期動作が行なわれることは明らかである。The present invention will be explained below with reference to FIG. FIG. 2 shows the configuration of an example of a DPLL circuit according to the present invention. According to this, the reference clock signal from the clock generator 22 is frequency-divided by the frequency dividing circuit 21, and the frequency-divided output is sent to the flip-flop 10 by the D-type edge as a phase comparator as in the conventional case. The phase is compared with DIN. In this example, the digital input signal DIN is ANDed with the output of the flip-flop 10 by AND r-411°12, and the AND gates 11 and 1.2 respectively output the AND gates from the up/down counter 13. It is designed to be input as an up count pulse and a down count pulse. Here, if ANDG) 14 and 15 are always activated, the carry output C1 and the low output B from the up/down counter 13 are given as they are to the frequency dividing circuit 21 via the OR gates 19 and 20. The same phase comparison operation as in the conventional case will be performed. However, in this case, it is clear that the phase synchronization operation is performed with a long pull-in time, although the jitter of the frequency-divided output is suppressed as described above.
よって本発明では位相比較結果が一定数得られる度に分
周比変更頻度が大であるか小であるかを検出し、この検
出結果をしてアッグダウンカウンタ１３の段数を制御す
るようになしたものである。Therefore, in the present invention, each time a certain number of phase comparison results are obtained, it is detected whether the frequency of dividing ratio change is large or small, and the number of stages of the up/down counter 13 is controlled based on this detection result. This is what I did.
図示の如く分周比変更頻度が倒れかの方向に犬であるか
否かはオアゲート１．９ 、２０の出力をそれぞれアッ
プカウントパルス、ダウンカウントパルスとしてカウン
ト動作するアップダウンカウンタ１３の出力を監視する
ことによって容易である。また、位相比較結果が一定数
得られたか否かはアンドグー）１１．１２の出力をオア
ｒ−ト２６を介しカウンタ２７でカウントすることに容
易である。したがって、カウンタｎで一定数の位相比較
結果をカウントする度にアップダウンカウンタ１３の出
力を監視し、監視結果に応じアップダウンカウンタ１３
の段数を制御する場合は、引込時間小にして位相同期動
作を行ない得、しかも一旦位相同期動作に引き込んだ後
はジッタ少なくして位相同期動作を行ない得るというも
のである。As shown in the figure, whether or not the frequency division ratio change frequency is in the opposite direction is determined by monitoring the output of the up-down counter 13, which counts the outputs of OR gates 1.9 and 20 as up-count pulses and down-count pulses, respectively. It is easy by doing. Further, whether or not a certain number of phase comparison results have been obtained can be easily determined by counting the outputs of AND/GO (11 and 12) with a counter 27 via an ort 26. Therefore, each time the counter n counts a certain number of phase comparison results, the output of the up/down counter 13 is monitored, and the up/down counter 13 is
When controlling the number of stages, it is possible to perform a phase synchronized operation with a short pull-in time, and furthermore, once the phase synchronization is achieved, it is possible to perform a phase synchronized operation with less jitter.
通常、動作初期においてはアップダウンカウンタ１３，
２３、カウンタ２７およびＲＳＳフリラグフロッグはリ
セットされ、また、ＲＳフリッグフロッゾ１８はプリセ
ットされるようになっている。しだがつて、動作初期に
おいてはアンドダート１６ 、１７が活性化され、アッ
プダウンカウンタ１３は結果としてキャリー出力Ｃおよ
びボロー出力Ｂを出力し得るまでカウントされ得すこれ
ら出力よりも一定カラント値小さい値でアンドグ゛−ト
１６ 、１７からはキャリー出力Ｃ，ｇＯ−出力Ｂ対応
の出力が得られるようになっている。即ち、アップダウ
ンカウンタ１３の段数は小に設定されているものである
。一般に動作初期においては引込が十分でないことから
、カウンタ２７が位相比較結果を一定数カウントする前
にアップダウンカウンタ２３はキャリー出力Ｃまたはぎ
ロー出力Ｂを出力することになシ、オアゲート冴を介し
ＲＳフリッグフロツゾ２５はセットされるようになって
いる。しかして、このような状態でカウンタ２７が位相
比較結果を一定数カウントすれば、その旨の出力はケ゛
−ト制御′ｉ１１清号としてアンドグードア、２９に作
用し、ＲＳフリップフロツノ１８はＲＳフリツプフロツ
ｆ２５と同一状態になるべく制御されるようになる。即
ち、ＲＳフリツゾフロツデ１８はセット状態、したがっ
て、アップダウンカウンタ１３はそのまま段数小に維持
されるところとなるものである。ＲＳフリツプフロツゾ
５はその後立下シトリガのワンショット回路刃の出力に
よってリセットサれるが、引込が高速に行なわれつつも
まだ十分でガい場合はこのような動作が繰り返されるも
のである。Normally, at the initial stage of operation, the up/down counter 13,
23, the counter 27 and the RSS frig frog are reset, and the RS frig frog 18 is preset. However, at the initial stage of operation, the AND/DARTs 16 and 17 are activated, and the up/down counter 13 is counted until it can output a carry output C and a borrow output B, which are values smaller by a certain current value than these outputs. Outputs corresponding to carry output C and gO-output B can be obtained from the gates 16 and 17. That is, the number of stages of the up/down counter 13 is set to a small number. Generally, in the initial stage of operation, the pull-in is not sufficient, so the up/down counter 23 must output the carry output C or the low output B before the counter 27 counts a certain number of phase comparison results. RS Frigg Flotso 25 is set. Therefore, when the counter 27 counts a certain number of phase comparison results in this state, the output to that effect acts on the AND GOOD door 29 as a gate control signal, and the RS flip-flop controller 18 controls the RS flip-flop. It will be controlled as much as possible to be in the same state as f25. In other words, the RS flip-flop 18 is in the set state, and therefore the up-down counter 13 is maintained at a small number of stages. The RS flip-flop 5 is then reset by the output of the one-shot circuit blade of the falling trigger, but if retraction is performed at high speed but still not sufficient, such an operation is repeated.
しかしながら、引込が十分となれば、分周比変更頻度は
小さくなシ、また、アップダウンカウンタｎがキャリー
出力Ｃ″！、たはボロー出力Ｂを出力する前にカウンタ
２７からは位相比較結果を一定数カウントした旨の出力
が得られるから、ＲＳフリツゾフロツプ１８はリセット
され従来の場合と同様な位相同期動作状態に入るもので
ある。一旦位相同期状態に入っても位相が同期しなくな
れば再びＲＳフリップフロップ１８はセットされ、これ
により引込が高速に行なわれるところとなるものである
。However, if the pull-in is sufficient, the frequency of changing the division ratio will be small, and the phase comparison result will be sent from the counter 27 before the up/down counter n outputs the carry output C''! or the borrow output B. Since an output indicating that a certain number of counts has been obtained is obtained, the RS fritsofflop 18 is reset and enters a phase synchronized operation state similar to the conventional case.Once the phase synchronization state is entered, if the phase is no longer synchronized, the RS flip-flop 18 is reset again. Flip-flop 18 is set so that retraction is performed at high speed.
以上説明したように本発明は、位相比較結果が一定数得
られる度に分周比変更頻度を検出し、この検出結果に応
じ分周比変更頻度を制御する可逆カウンタ手段の段数を
制御するようになしたものである。したがって本発明に
よる場合は、位相同期引込中は分周出力にジッタが含ま
れるも、引込時間少なくして位相同期動作を行ない得る
という効果がある。As explained above, the present invention detects the division ratio change frequency every time a certain number of phase comparison results are obtained, and controls the number of stages of the reversible counter means for controlling the frequency division ratio change frequency according to the detection result. This is what was done. Therefore, in the case of the present invention, although jitter is included in the divided output during phase locking, there is an effect that phase locking operation can be performed with a short pull-in time.
第１図は、従来技術に係るＤＰＬＬ回路の一般的な構成
をボす図、第２図は５本発明によるＤＰ ＬＬ回路の一
例での構成を示す図である。
１０・・・Ｄ型エツジトリガフリツノ７０ツブ、１３゜
お・アップダウンカウンタ、１８．２５・・・ＲＳＳフ
リラグフロツノｚｉ・・・分周回路、ｎ・・・クロック
発振器、２７・・・カウンタ。
代理人 弁理士 秋 本 正 実FIG. 1 is a diagram showing a general configuration of a DPLL circuit according to the prior art, and FIG. 2 is a diagram showing the configuration of an example of a DPLL circuit according to the present invention. 10... D-type edge trigger fritsuno 70 knob, 13° up/down counter, 18.25... RSS free lug float zi... frequency divider circuit, n... clock oscillator, 27... counter. Agent Patent Attorney Masami Akimoto
Claims (1)
位相比較回路でディジタル入力信号と位相比較し、該比
較の結果に応じカウント値が制御されるジッタ防止用の
可逆カウンタ手段からの出力によって上記分周回路にお
ける分周比およびデユーティ比が一時的に変更制御され
ることによって、位相同期動作が行なわれるディジタル
ＰＬＬ回路にして、可逆カウンタ手段からの出力を他の
可逆カウンタ手段にてカウントすることによって分周比
変更頻度が何れか一方向に偏倚しているか否かを検出保
持する一方、位相比較結果を一定数カウントする度に出
力を発するカウンタ手段を設け５該手段よジ出力が得ら
れる度に検出保持出力を判定したうえ判定結果に応じジ
ッタ防止用の可逆カウンタ手段の段数を所定に制御する
構成を特徴とするディジタルＰＬＬ回路。The phase comparison circuit compares the phase of the divided output from the frequency dividing circuit that divides the reference clock signal with the digital input signal, and the output from the reversible counter means for preventing jitter, in which the count value is controlled according to the result of the comparison. The frequency dividing ratio and duty ratio in the frequency dividing circuit are temporarily changed and controlled by the above, so that the output from the reversible counter means is counted by another reversible counter means. By doing so, it is possible to detect and hold whether or not the frequency division ratio change frequency is biased in any one direction, and at the same time, a counter means is provided which outputs an output every time a certain number of phase comparison results are counted. A digital PLL circuit characterized by a configuration in which a detected and held output is determined each time a detected and held output is obtained, and the number of stages of a reversible counter means for preventing jitter is controlled to a predetermined value according to the determination result.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57205457A JPS5995734A (en) | 1982-11-25 | 1982-11-25 | Digital pll circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57205457A JPS5995734A (en) | 1982-11-25 | 1982-11-25 | Digital pll circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5995734A true JPS5995734A (en) | 1984-06-01 |
Family
ID=16507192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57205457A Pending JPS5995734A (en) | 1982-11-25 | 1982-11-25 | Digital pll circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5995734A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006080991A (en) * | 2004-09-10 | 2006-03-23 | Nec Electronics Corp | Clock and data recovery circuit |
-
1982
- 1982-11-25 JP JP57205457A patent/JPS5995734A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006080991A (en) * | 2004-09-10 | 2006-03-23 | Nec Electronics Corp | Clock and data recovery circuit |
| US7715514B2 (en) | 2004-09-10 | 2010-05-11 | Nec Electronics Corporation | Clock and data recovery circuit |
| JP4657662B2 (en) * | 2004-09-10 | 2011-03-23 | ルネサスエレクトロニクス株式会社 | Clock and data recovery circuit |
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