JPS5994439A - Semiconductor device and manufacture thereof - Google Patents
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- JPS5994439A JPS5994439A JP20374882A JP20374882A JPS5994439A JP S5994439 A JPS5994439 A JP S5994439A JP 20374882 A JP20374882 A JP 20374882A JP 20374882 A JP20374882 A JP 20374882A JP S5994439 A JPS5994439 A JP S5994439A
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Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体集積回路に用いて好適の半導体装置及
びその製造方法に係シ、特に、食刻側面形状が基板表面
に対して垂直状のゲート電極部とテーパー状の配線部と
を連続した、がっ、同一の金属膜面内に有する半導体装
置及びその製造方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a semiconductor device suitable for use in a semiconductor integrated circuit and a method for manufacturing the same, and particularly relates to a semiconductor device having an etched side profile perpendicular to a substrate surface. The present invention relates to a semiconductor device in which a gate electrode portion and a tapered wiring portion are continuous and in the same metal film plane, and a method for manufacturing the same.
従来、高密度化した半導体集積回路の電極・配線は、ド
ライ・エッチ法を用いて、その食刻側面形状が基板表面
に対して垂直状またけテーパー状となるように形成され
てきた4つ ドライ・エッチ法は、不活性ガスまたは反
応性ガスにょシ形成されたガス・プラズマ中で電極・配
線用材料をエツチング(食刻)するもので、その加工形
状から、被加工膜の食刻された側面が基板表面に対して
垂直になるもの(以下その形状を垂直状と呼び、この方
法を垂直エッチ法と呼ぶことにする)と、側面形状が基
板表面に対してテーノ々−状に傾斜したものとなるテー
パー・エッチ法の2種類に大別できる。Conventionally, electrodes and wiring for high-density semiconductor integrated circuits have been formed using a dry etching method so that the etched side surface is perpendicular to the substrate surface and has a tapered shape. The dry etching method involves etching electrodes and wiring materials in a gas plasma formed by an inert gas or a reactive gas. One type has a side surface that is perpendicular to the substrate surface (hereinafter, this shape will be referred to as vertical, and this method will be referred to as the vertical etching method), and the other type has a side surface that is inclined in a tenon shape with respect to the substrate surface. There are two types of taper etch methods.
以下に、電極・配線用材料として高融点金属のMO(モ
リブデン)を用いてMO8型集積回路のワード線を形成
する場合を例にとって、従来の電極 配線の加工形状及
びその加工技術について説明する。なお、ここで言うワ
ード線とは、MO8型集積回路におけるスイッチング用
MOSトランジスタのゲート電極と、ゲート電極へ電圧
を印加するだめの電源からの配線とを指し、同一材料の
同一層で形成されている。従って、ワード線は、ゲート
電極部と配線部の連続する2つの部分から構成されてい
ることになる。Hereinafter, the conventional processing shape of electrode wiring and its processing technology will be described, taking as an example the case where word lines of an MO8 type integrated circuit are formed using MO (molybdenum), a high-melting point metal, as the electrode/wiring material. Note that the word line referred to here refers to the gate electrode of the switching MOS transistor in the MO8 type integrated circuit and the wiring from the power source for applying voltage to the gate electrode, and is formed of the same layer of the same material. There is. Therefore, the word line is composed of two consecutive parts: the gate electrode part and the wiring part.
第1の従来例として、ワード線の形成に垂直エッチ法を
用いた場合について、素子間分離用S1酸化膜の上にM
oワード線の配線部を製作する工程をとり上げ、その一
部を取り出して図面で説明する。第1図(a)〜(d)
は上記従来の半導体装置の配線の製造工程説明図である
。壕ず、第1図(a)に示すように、Si基板10表面
に素子間分離用Si酸化膜2を形成する。次に、第1図
(b)に示すように、ゲート酸化後(ゲート酸化膜の図
は省略)、配線用のMo薄膜6をス・qツタ法捷たは電
子ビーム蒸着法で堆積させる。その上に、第1図(C)
に示すように、レジスト・ノζターフ4をニレジストを
塗布した後にパターンを描いたマスクを用いて露光、現
像等を行なうことにより、形成する。次に、第1図(d
)に示すように、例えばアノード結合方式の平行平板電
極型プラズマ・エツチング法を用いてCCl4と02の
混合ガス・プラズマ中でMo薄膜6をエツチングし、M
oワード線配線部5を形成する。その後、プラズマ・ア
ソシ1ヤーを用いてレジスト・パターン4を除去スるこ
とによりMOワード線配線のノくターンができ上る。As a first conventional example, when a vertical etching method is used to form word lines, M
We will take up the process of manufacturing the wiring part of the o word line, and explain a part of it using drawings. Figure 1(a)-(d)
FIG. 2 is an explanatory diagram of the manufacturing process of the wiring of the conventional semiconductor device. Without trenches, a Si oxide film 2 for element isolation is formed on the surface of the Si substrate 10, as shown in FIG. 1(a). Next, as shown in FIG. 1(b), after gate oxidation (the gate oxide film is not shown), a Mo thin film 6 for wiring is deposited by the S/Q ivy method or the electron beam evaporation method. On top of that, Figure 1 (C)
As shown in FIG. 2, the resist ζ turf 4 is formed by applying a resist and then performing exposure, development, etc. using a patterned mask. Next, Figure 1 (d
), the Mo thin film 6 is etched in a mixed gas plasma of CCl4 and 02 using, for example, an anode-coupled parallel plate electrode type plasma etching method.
o Form the word line wiring section 5. Thereafter, the resist pattern 4 is removed using a plasma associator, thereby completing the MO word line wiring pattern.
この後の工程としては、図示はされていないが、MOS
トランジスタ形成のだめのイオン注入とアニール、層間
絶縁膜形成、2層目配線形成等の工程が続いてワード線
の配線部ができ上る。Although the subsequent steps are not shown, the MOS
Processes such as ion implantation and annealing to form a transistor, formation of an interlayer insulating film, and formation of a second layer wiring are then carried out to complete the wiring portion of the word line.
このようにして形成したMOワード線配線部5の側面形
状は、平行平板電極型プラズマ・エツチング法の特徴に
より、下地のSi酸化膜2の表面に対して垂直状となシ
、かつ、サイド・エツチングが少ないためにレジスト・
パターンに対する寸法変化が小さく、高い加工精度を示
す。しかし、このMoワード線の上に層間絶縁膜を形成
し、さらにその上にA7等からなる第2層目配線を形成
した場合には、Moワード線の側面の急峻な段差形状が
層間絶縁膜表面にも反映する。従って、この段差部分で
第2層目配線も十分な膜厚を保持できず、断線もしくは
それに至らずとも膜厚が減少したことによる抵抗増大を
生じやすくなるという欠、壱を生ずる。寸だ、層間絶縁
膜の側面には逆テーパー状のオーバーハング部を生じる
ため、この部分でAlのエッチ残りが生じやすく、これ
が第7層目配線の短絡の原因となる。Due to the characteristics of the parallel plate electrode type plasma etching method, the side shape of the MO word line wiring section 5 formed in this way is perpendicular to the surface of the underlying Si oxide film 2, and the side shape is vertical to the surface of the underlying Si oxide film 2. Because there is little etching, resist
Dimensional changes with respect to the pattern are small and exhibits high processing accuracy. However, when an interlayer insulating film is formed on this Mo word line and a second layer wiring made of A7 or the like is formed on top of that, the steep step shape on the side surface of the Mo word line is caused by the interlayer insulating film. It is also reflected on the surface. Therefore, the second layer wiring cannot maintain a sufficient film thickness at this stepped portion, and there is a disadvantage in that the resistance is likely to increase due to a decrease in film thickness, even if it does not lead to disconnection. In fact, since a reverse tapered overhang portion is formed on the side surface of the interlayer insulating film, etching remains of Al are likely to occur in this portion, which causes a short circuit in the seventh layer wiring.
一方、上記Moワード線配線部5と同時に形成される垂
直状の側面を持つMoワード線のゲート電極部は、ソー
ス、ドレイン領域とゲート電極との位置合わせを自動的
に行なういわゆるセルフ・アライン・ゲートとして活用
される。即ち、ゲート電極部は、ソース、ドレイン領域
を形成するだめのイオン注入のマスクに利用され、その
垂直状の側面形状と高い加工精度により、ソース、ドレ
イ/間のチャネル長(ゲート電極の下のSi基板表面近
傍のソース領域の端からドレイン領域の端までの距離)
を再現性良く高精度に決定できる。On the other hand, the gate electrode portion of the Mo word line having vertical side surfaces formed at the same time as the Mo word line wiring portion 5 has a so-called self-alignment structure that automatically aligns the source and drain regions and the gate electrode. Used as a gate. That is, the gate electrode part is used as a mask for ion implantation to form the source and drain regions, and due to its vertical side shape and high processing accuracy, the channel length between the source and drain regions (below the gate electrode) is (distance from the edge of the source region near the surface of the Si substrate to the edge of the drain region)
can be determined with good reproducibility and high precision.
チャネル長のばらつきは、MO8)ランジスタの重要な
特性であるしきい値電圧(ゲート電極の下のSi基板表
面近傍にチャネルを形成するのに必要なゲート電極への
印加電圧)の変動の原因となる。従って、レジスト寸法
からのパターン変化を小さく制御できる垂直エッチ法は
、ゲート電極部の加工に適している。Variations in channel length are the cause of variations in threshold voltage (voltage applied to the gate electrode necessary to form a channel near the surface of the Si substrate below the gate electrode), which is an important characteristic of MO8) transistors. Become. Therefore, the vertical etching method, which can control pattern changes from resist dimensions to a small extent, is suitable for processing the gate electrode portion.
第2の従来例として、ワード線の形成にテーパー・エッ
チ法を用いた場合について、M Oワード線のゲート電
極部を製作する工程をとり上げ、その一部を取り出して
図面で説明する。第2図(a)〜(e)は上記ゲート電
極の製造工程説明図である。As a second conventional example, in the case where a taper etching method is used to form word lines, a process of manufacturing a gate electrode portion of an MO word line will be taken up, and a part thereof will be explained with reference to the drawings. FIGS. 2(a) to 2(e) are explanatory views of the manufacturing process of the gate electrode.
捷ず、第2図(、I)に示すように、Sl基板1の表面
に素子間分離用S+酸化膜2を形成する。次に、第2図
(1))に示すように、ゲート酸化膜6を形成した後、
スパック法1だは電子ビーム蒸着法を用いてMo薄膜6
を堆積させる。その後、第2図(C)に示すように、露
光条件の制御により側面にテーパーを付ケたレジスト・
パターン41を形成する。次に、第2図(d)に示すよ
うに、イオン・エツチング法によ、!111M0薄膜6
をエツチングして、テーパー状MOゲート電極7を形成
する。このとき、側面にテーパーを付けたレジスト・パ
ターン41 もエツチングされ、はぼその傾斜角を保
持したまま細ったレジスト・パターン42となる。ただ
し、エツチング前のレジスト・パターンの側面にテーパ
ーが無い場合には、このようにレジスト・パターンが細
まることは無い。このエツチング法は、Mo薄膜のエツ
チングに伴なってレジスト・パターン自身もエツチング
されて細まることを利用し、ゲート電極のテーパー形状
を得るものである。次に、第2図(e)に示すように、
Si基板1と反対の伝導型を示す不純物イオンをテーノ
(−状MOゲート電極7をマスクにして注入し、1Vi
OSトランジスタのソース領域8及びドレイン領域9を
形成する。その後、温度1(:t00℃のアニールをし
て不純物の活性化を行なう。Instead, as shown in FIG. 2 (I), an S+ oxide film 2 for isolation between elements is formed on the surface of the Sl substrate 1. Next, as shown in FIG. 2(1)), after forming the gate oxide film 6,
A Mo thin film 6 is produced using either the spuck method 1 or the electron beam evaporation method.
deposit. Thereafter, as shown in FIG. 2(C), the resist with tapered side surfaces was formed by controlling the exposure conditions.
A pattern 41 is formed. Next, as shown in FIG. 2(d), by the ion etching method,! 111M0 thin film 6
A tapered MO gate electrode 7 is formed by etching. At this time, the resist pattern 41 whose side surfaces are tapered is also etched, resulting in a thin resist pattern 42 while maintaining the approximate inclination angle. However, if there is no taper on the side surface of the resist pattern before etching, the resist pattern will not be narrowed in this way. This etching method takes advantage of the fact that the resist pattern itself is etched and narrowed as the Mo thin film is etched to obtain a tapered shape of the gate electrode. Next, as shown in FIG. 2(e),
Impurity ions having a conductivity type opposite to that of the Si substrate 1 are implanted using the -type MO gate electrode 7 as a mask, and 1Vi
A source region 8 and a drain region 9 of the OS transistor are formed. Thereafter, annealing is performed at a temperature of 1 (t00° C.) to activate impurities.
しかし、このようにして形成したMoワード線ゲート電
極部では、テーパー・エッチ法の特徴により、エツチン
グ後のゲート電極幅W2がエツチング前のレジスト・パ
ターン幅W1に比較して狭くなるという欠点がある。こ
のWlからW2への減少量を精度よく制御するのは困難
である。さらに、テーパー状MOゲート電極7のソース
、ドレイン領域8.9に接する裾の部分では、イオン注
入に対する十分なマスク性が得られず、不純物イオンが
透過してSi基板1に壕で達し、この結果、ソース領域
8とドレイン領域9どの間のチャネル長を精度良く制御
するのが困難となり、トランジスタ性能が劣化するとい
う欠点を生ずる。However, the Mo word line gate electrode portion formed in this manner has a drawback that, due to the characteristics of the taper etching method, the gate electrode width W2 after etching is narrower than the resist pattern width W1 before etching. . It is difficult to accurately control the amount of decrease from Wl to W2. Furthermore, the bottom portion of the tapered MO gate electrode 7 in contact with the source and drain regions 8.9 does not have sufficient masking properties against ion implantation, and impurity ions pass through and reach the Si substrate 1 in a trench. As a result, it becomes difficult to accurately control the channel length between the source region 8 and the drain region 9, resulting in a disadvantage that transistor performance deteriorates.
一方、上記テーパー・エッチ法で形成したワード線では
、側面がテーパー状であるために、垂直エッチ法を使用
した場合に生ずる第2層目配線の断線等の問題は起こり
にくい。On the other hand, in the word line formed by the taper etching method, since the side surfaces are tapered, problems such as disconnection of the second layer wiring that occur when the vertical etching method is used are less likely to occur.
以上説明したように、MO8型集積回路のワード線の側
面形状は、ゲート電極部では下地の基板表面に対して垂
直状であることが、配線部ではテーパー状であることが
望ましい。しかしながら、従来の+vros型集積回路
では、ワード線として垂直状のゲート電極部とテーパー
状の配線部とを同時に有するものはなく、壕だ、従来の
エツチング□法では、−垂直状とテーパー状の両側面形
状を同時に形成することはできない。As explained above, it is desirable that the side shape of the word line of the MO8 type integrated circuit is perpendicular to the underlying substrate surface in the gate electrode portion, and tapered in the wiring portion. However, in the conventional +vros type integrated circuit, there is no word line that has a vertical gate electrode part and a tapered wiring part at the same time. It is not possible to form both side shapes at the same time.
本発明の目的は、従来技術での上記した諸問題点を解決
し、電極・配線の側面形状としてテーパー状及び垂直状
の画形状を同一金属膜面内に有する半導体装置と、上記
両側面形状を同時に形成する製造方法とを提供すること
にある。It is an object of the present invention to solve the above-mentioned problems in the prior art, and to provide a semiconductor device having tapered and vertical image shapes as side shapes of electrodes and wirings in the same metal film plane, and An object of the present invention is to provide a manufacturing method for simultaneously forming.
本発明の特徴は、上記目的を達成するために、上層の酸
素濃度が下層に比べて高い上下2層構造金属膜を半導体
基板上に形成する工程と、上記2層構造金属膜のうちの
一部の上層のみに第1のパターニングを行なう工程と、
次に全面を対象に第2のパターニングを行々うことによ
り、上層を有する金属膜の下層食刻側面を基板表面にテ
ーパー状に、上層を有しない金属膜の下層食刻側面を基
板表面に垂直状に形成する工程とを含む製造方法とする
こと、及び基板表面に対して垂直な側面形状を有する金
属ゲート電極部と、このゲート電極部と連続かつ同一の
金属膜からなるテーパー状の側面形状を有する配線部と
を備えた半導体装置とすることにある。In order to achieve the above object, the present invention is characterized by a step of forming an upper and lower two-layer structure metal film on a semiconductor substrate, in which the upper layer has a higher oxygen concentration than the lower layer, and one of the two-layer structure metal films. a step of performing first patterning only on the upper layer of the part;
Next, by performing second patterning on the entire surface, the lower etched side surface of the metal film with the upper layer is tapered to the substrate surface, and the lower layer etched side surface of the metal film without the upper layer is tapered to the substrate surface. a metal gate electrode portion having a side surface shape perpendicular to the substrate surface; and a tapered side surface made of a continuous and identical metal film to the gate electrode portion. An object of the present invention is to provide a semiconductor device including a wiring portion having a shape.
第6図は、本発明の実施例としてワード線にMoを用い
た場合のMO8型集積回路のメモリ・セル部の要部断面
図及び平面図を示す。なお、説明の便宜上、図中ではパ
シベーション膜等を省略し、簡略化しである。第6図(
a)は第3図(C) iで示した平面図のMoワード線
配線部のAA’に沿った断面図を示し、1は81基板、
2は素子間分離用S1酸化膜、6はゲート酸化膜、8は
ソース領域、15はMoワード線配線部のl\40配線
下層部、16はMoワード線配線部のMO配線上層部、
46はMoキャパシタ電極下層部、44はMoキャパシ
タ電極上層部、18はAl配線をそれぞれ示す。M。FIG. 6 shows a sectional view and a plan view of a main part of a memory cell portion of an MO8 type integrated circuit in which Mo is used for word lines as an embodiment of the present invention. Note that for convenience of explanation, the passivation film and the like are omitted in the drawings for simplification. Figure 6 (
a) shows a cross-sectional view along line AA' of the Mo word line wiring portion in the plan view shown in FIG.
2 is an S1 oxide film for isolation between elements, 6 is a gate oxide film, 8 is a source region, 15 is a lower layer of l\40 wiring in the Mo word line wiring section, 16 is an upper layer of MO wiring in the Mo word line wiring section,
Reference numeral 46 indicates a lower layer portion of the Mo capacitor electrode, 44 indicates an upper layer portion of the Mo capacitor electrode, and 18 indicates an Al wiring. M.
配線下層部15の側面形状はテーパー状となっている。The lower wiring portion 15 has a tapered side surface.
壕だ、Moキャパシタ電極下層部46も側面がテーパー
状であり、Al配線18はこれらのテーパー状側面部を
容易に越えることができる。第6図(1))は、第ろ図
(C)に示した平面図のMOワード線ゲート電極部のI
3B’に沿った断面図を示し、1は81基板、2は素子
間分離用S1酸化膜、6はゲート酸化膜、8はソース領
域、9はドレイン領域、14はMOゲート電極、17は
層間絶縁膜、18はAl配線、43はMoキャパシタ電
極下層部、44uMOキャパシタ電極上層部をそれぞれ
示す。The Mo capacitor electrode lower layer portion 46 also has tapered side surfaces, and the Al wiring 18 can easily pass over these tapered side surfaces. Figure 6(1)) shows the I of the MO word line gate electrode portion in the plan view shown in Figure 6(C).
3B' shows a cross-sectional view along line 3B', where 1 is the 81 substrate, 2 is the S1 oxide film for element isolation, 6 is the gate oxide film, 8 is the source region, 9 is the drain region, 14 is the MO gate electrode, and 17 is the interlayer. 18 is an insulating film, 18 is an Al wiring, 43 is a lower layer of a Mo capacitor electrode, and 44 is an upper layer of a MO capacitor electrode.
Moゲート電極14の側面形状は基板表面に垂直状であ
り、これにより、チャネル長が高精度に決定される。第
6図(C)はメモリ・セル部の平面図を示す。Moワー
ド線は、側面が垂直状のMoゲート電極14とMo配線
上層部16及びその下のテーパー状のMo配線下層部1
5とから成り、Moゲート電極14とMo配線下層部1
5は連続した同一のMo膜よりなる。従来は、Moワー
ド線のゲート電極部の側面及び配線部の側面は、共に垂
直状であるかまたは共にテーパー状であった。しかし、
本発明においては、第6図(C)に示すように、1本の
ワード線の側面形状が場所により異なる。これらの特徴
の作用及び効果については、次の製造方法の項でさらに
詳しく述べる。The side shape of the Mo gate electrode 14 is perpendicular to the substrate surface, so that the channel length can be determined with high precision. FIG. 6(C) shows a plan view of the memory cell section. The Mo word line consists of a Mo gate electrode 14 with vertical side surfaces, an upper Mo interconnection layer 16, and a tapered lower Mo interconnection layer 1 therebelow.
5, a Mo gate electrode 14 and a Mo wiring lower layer part 1
5 consists of the same continuous Mo film. Conventionally, both the side surface of the gate electrode portion and the side surface of the wiring portion of the Mo word line are vertical or tapered. but,
In the present invention, as shown in FIG. 6(C), the side shape of one word line differs depending on the location. The functions and effects of these features will be discussed in more detail in the following section on manufacturing methods.
第4図は、本発明の製造方法の実施例を説明する図で、
MOをワード線として用いるMO8型集積回路の製造工
程要所における半導体装置の断面図である。々お、説明
の便宜上、ゲート電極部と配線部を同一断面図上に示す
ものとする。まず、第4図(a)に示すように、81基
板10表面に素子間分離用S1酸化膜2を形成する。次
に、第4図(b)に示すように、ゲート酸化膜6を形成
する。FIG. 4 is a diagram illustrating an embodiment of the manufacturing method of the present invention,
FIG. 2 is a cross-sectional view of a semiconductor device at key points in the manufacturing process of an MO8 type integrated circuit using MO as a word line. For convenience of explanation, the gate electrode portion and the wiring portion are shown on the same cross-sectional view. First, as shown in FIG. 4(a), an S1 oxide film 2 for element isolation is formed on the surface of the 81 substrate 10. Next, as shown in FIG. 4(b), a gate oxide film 6 is formed.
その後、これらのSi酸化膜2及びゲート酸化膜乙の上
に、スパッタ法を用いて7.5 X 1[] Tor
rの圧力のArガス中で膜厚4000 X、含有酸素濃
度ろatomic %の低酸素濃度MO層10を形成す
る。本発明実施例ではこの次の工程が従来と異なる。a
ち、従来は、この低酸素濃度MO層10のみを電極・配
線膜として用い、このMO層の上に直接ホト・レジスト
等のマスク材料を塗布し、レジスト・パターンを形成し
ていた。しかし、本発明実施例においては、上記の低酸
素濃度Mo層10を堆積サセタのと同一のスパッタ装置
内で、さらに酸素ガスを同装置内に導入して、連続して
Mo膜の堆積を進め、含有酸素濃度が20 atomi
c%で膜厚が1ooo′A−の高酸素濃度Mo層11を
形成する。さらに第4図(C)に示すように、ワード線
の配線部となる部分に第1のレジスト・ノぐターフ12
を形成する。次に、第4図(d)に示すように、アノー
ド結合方式の平行平板電極型プラズマ・エツチング法を
用いて、CCl4と02の混合ガス中で、CC1ガスの
流量15 scc / m in、02ガスの流量55
scc/叫口、圧力0.2 Torr の条件下で高酸
素濃度Mo層11をエツチングし、その後、第1のレジ
スト・パターン12を除去する。After that, on these Si oxide film 2 and gate oxide film B, a 7.5×1 [] Tor film is formed using a sputtering method.
A low oxygen concentration MO layer 10 having a film thickness of 4000× and an oxygen content of atomic % is formed in Ar gas at a pressure of r. In the embodiment of the present invention, this next step is different from the conventional method. a
Conventionally, only this low oxygen concentration MO layer 10 was used as an electrode/wiring film, and a mask material such as photoresist was directly applied onto this MO layer to form a resist pattern. However, in the embodiment of the present invention, the low oxygen concentration Mo layer 10 is deposited in the same sputtering device as the deposition susceptor, and oxygen gas is further introduced into the same device to continuously deposit the Mo film. , the oxygen content is 20 atoms
A high oxygen concentration Mo layer 11 with a film thickness of 100'A- is formed by c%. Furthermore, as shown in FIG. 4(C), a first resist turf 12 is applied to the portion that will become the wiring part of the word line.
form. Next, as shown in FIG. 4(d), using an anode-coupled parallel plate electrode type plasma etching method, the flow rate of CC1 gas was 15 scc/min, 02 in a mixed gas of CCl4 and 02. Gas flow rate 55
The high oxygen concentration Mo layer 11 is etched under the conditions of scc/exit and a pressure of 0.2 Torr, and then the first resist pattern 12 is removed.
この後は、従来の工程と同様に、第4図(e)に示すよ
うに、ワード線のゲート電極部となる部分及び配線部と
なる部分の両方に、第2のレジスト・パターン15を形
成する。その後、第4図(f)に示すように、前述と同
じ平行平板電極型プラズマ・エツチング法を用いて、高
酸素濃度Mo層11及び低酸素濃度MO層10を連続し
てエツチングすることにより、垂直状の側面形状を有す
るMoゲート電極14と、テーパー状の側面形状を有す
るMo配線下層部15及びMo配線下層部16を形成す
る。その後、第4図(g)に示すように、レジスト・パ
ターンを除去してからMoゲート電極14をマスクにし
て、Si基板と反対の伝導型を示す不純物イオンを注入
し、MO8)ランジスタのソース領域8及びドレイン領
域9を形成し、さらにアニールを行なって注入不純物を
活性化する。次に、第4図(11)に示すように、層間
絶縁膜17を堆積させる。次に、第4図(i)に示すよ
うに、イ−ス領域8及びドレイン領域9上の層間絶縁膜
17にコンタクト・ホールを開けた後、2層目のAl配
線18を形成する。以上の工程により、IVIO8型集
積回路のMoゲート電極部及びMo配線部の主要な構造
を得ることができる。なお、実施例では、Mo配線上層
部16を残してそのまま配線に用いだが、第4図(g)
の工程で、前記プラズマ・エツチング法により除去して
も良い。この場合ミマスクを用いずども他の材料とのエ
ツチング速度の違いから選択的に除去できる。例えば、
cc14ガスの流量33 scc 7h1in、02ガ
スの流量16SCC/ m i n 、圧力Q、 2
Torr SRF (Radio Frequency
)電力20口Wの条件では、高酸素濃度MO(20a
tomic%)の低酸素濃度IVo (3atomic
%)に対するエツチング速度の比は2.5、’1flB
+酸化膜2に対゛するエツチング速度の比は100以上
である。After this, as in the conventional process, as shown in FIG. 4(e), a second resist pattern 15 is formed on both the part that will become the gate electrode part of the word line and the part that will become the wiring part. do. Thereafter, as shown in FIG. 4(f), the high oxygen concentration Mo layer 11 and the low oxygen concentration MO layer 10 are successively etched using the same parallel plate electrode type plasma etching method as described above. A Mo gate electrode 14 having a vertical side surface shape, a Mo wiring lower layer part 15 and a Mo wiring lower layer part 16 having a tapered side surface shape are formed. Thereafter, as shown in FIG. 4(g), after removing the resist pattern, using the Mo gate electrode 14 as a mask, impurity ions having a conductivity type opposite to that of the Si substrate are implanted to form the source of the MO8) transistor. A region 8 and a drain region 9 are formed, and then annealing is performed to activate the implanted impurity. Next, as shown in FIG. 4 (11), an interlayer insulating film 17 is deposited. Next, as shown in FIG. 4(i), after contact holes are opened in the interlayer insulating film 17 on the source region 8 and drain region 9, a second layer of Al wiring 18 is formed. Through the above steps, the main structures of the Mo gate electrode section and the Mo wiring section of the IVIO8 type integrated circuit can be obtained. In the example, the Mo wiring upper layer 16 is left and used as is for wiring, but as shown in FIG. 4(g)
It may be removed by the plasma etching method described above in step . In this case, the material can be selectively removed without using a mimask because of the difference in etching speed with other materials. for example,
cc14 Gas flow rate 33 scc 7h1in, 02 Gas flow rate 16SCC/min, Pressure Q, 2
Torr SRF (Radio Frequency
) Under the condition of 20 W power, high oxygen concentration MO (20a
tomic%) low oxygen concentration IVo (3atomic
%) is 2.5, '1flB
The ratio of etching rate to +oxide film 2 is 100 or more.
このようにして形成したMoワード線の第1の特徴は、
MOゲート電極14が下層の低酸素濃度層のみから構成
されているだめ、その側面形状が垂直状となることであ
る。これは、垂直エッチ法の1つである平行平板電極型
プラズマ・エツチング法の特徴によるものである。壕だ
、サイド・エツチングが少なく、レジスト・パターンに
対する寸法変化も小さいなど高い加工精度を示す。従っ
て、イオン注入のマスクに用いた場合に、チャネル長を
高い精度で制御できるという長所が得られる。The first feature of the Mo word line formed in this way is:
Since the MO gate electrode 14 is composed only of the lower low oxygen concentration layer, its side surface shape is vertical. This is due to the characteristics of the parallel plate electrode type plasma etching method, which is one of the vertical etching methods. It exhibits high processing accuracy with little trenches, side etching, and small dimensional changes with respect to the resist pattern. Therefore, when used as a mask for ion implantation, the advantage is that the channel length can be controlled with high precision.
また、側面が垂直状であることから、テーパー状のゲー
ト電極で見られるゲート電極の裾部分での注入イオンの
基板側への漏れは生じない。さらに、本実施例では、ゲ
ート電極部のMOの膜厚を400OAと厚くしているだ
め、例えば加速エネルギー1[]QI(eVのAsイオ
ンをドース量4×1015cm−2として注入しても、
マスクとなるゲート電極は、As イオンを完全に電
極中で阻止できる。Further, since the side surfaces are vertical, leakage of implanted ions to the substrate side at the bottom portion of the gate electrode, which occurs in a tapered gate electrode, does not occur. Furthermore, in this example, since the MO film thickness of the gate electrode part is as thick as 400 OA, even if As ions with an acceleration energy of 1[]QI (eV are implanted at a dose of 4 x 1015 cm-2),
The gate electrode serving as a mask can completely block As ions within the electrode.
本実施例により形成したMoワード線の第2の特徴は、
Mo配線上層部16の側面がMo配線下層部15の側面
より、より内側に形成され、かつ、Mo配線下層部15
の側面がテーパー状となることである。このような形状
が形成される原因の1つは、第5図に示すように、本実
施例のエツチング法を用いた場合に、CCl4と02の
混合ガスのプラズマに対して低酸素濃度MO膜と高酸素
濃度M。The second feature of the Mo word line formed according to this example is:
The side surface of the Mo wiring upper layer part 16 is formed more inward than the side surface of the Mo wiring lower layer part 15, and
The side surface of the blade is tapered. One of the reasons why such a shape is formed is that when the etching method of this example is used, as shown in FIG. and high oxygen concentration M.
膜とでエッチ・レートが異なることである。第5図は、
混合ガスの全ガス流量に対する02ガスの流量比をパラ
メータにしているが、いずれの流量比の場合にも、Mo
膜中の酸素濃度の上昇と共にエッチ・レートが増大して
いる。第6図は、テーパー角、即ちテーパー状のMo配
線下層部の側面と下地表面とでなす角、と高酸素濃度M
o層の含有酸素濃度との関係を示す。ただし、高酸素濃
度Mo層の膜厚を1650穴とし、その下層の低酸素濃
度MO層の膜厚を16soA、含有酸素濃度を6a i
Om i c% とじた場合である。この図より、高
酸素濃度Mo層の含有酸素濃度を3 atomic %
から20atomic %まで高めることによシ、テー
パー角を90度から40度まで低減できることがわかる
。このようにして形成したMO配線では、Mo配線側面
をff15層間絶縁膜17の形状もMo配線側面のテー
パー形状を反映してほぼ同じテーパー角を示す。The difference is that the etch rate is different for each film. Figure 5 shows
Although the flow rate ratio of 02 gas to the total gas flow rate of the mixed gas is used as a parameter, in the case of any flow rate ratio, Mo
The etch rate increases with increasing oxygen concentration in the film. Figure 6 shows the taper angle, that is, the angle formed by the side surface of the tapered Mo wiring lower layer and the underlying surface, and the high oxygen concentration M
The relationship with the oxygen concentration in the o layer is shown. However, the film thickness of the high oxygen concentration Mo layer is 1650 holes, the film thickness of the lower oxygen concentration MO layer is 16soA, and the contained oxygen concentration is 6a i
This is the case where Omi c% is closed. From this figure, the oxygen concentration in the high oxygen concentration Mo layer is 3 atomic%.
It can be seen that the taper angle can be reduced from 90 degrees to 40 degrees by increasing the angle from 90 degrees to 20 atomic %. In the MO wiring formed in this manner, the shape of the ff15 interlayer insulating film 17 on the side surface of the Mo wiring also exhibits approximately the same taper angle reflecting the taper shape of the side surface of the Mo wiring.
従って、この層間絶縁膜17の上に形成されるAl配線
18においても、Mo配線側面の上を、下地の層間絶縁
膜17の表面形状を反映してテーパー角を持たせて覆う
ことができる。これにより、垂直状の側面を有するMO
配線を覆う場合に比べて、Al配線のMo配線側面上で
の断線確率及び断線に至らすとも抵抗増大及びAl配線
の短絡等の現象は、著しく改善される。また、上記した
断線等を起こすことなく、MO配線の膜厚を従来より増
すことができ、これにより配線の抵抗が減少し、回路の
動作を高速化できる利点がある。Therefore, the Al wiring 18 formed on the interlayer insulating film 17 can also cover the side surface of the Mo wiring with a taper angle reflecting the surface shape of the underlying interlayer insulating film 17. This allows the MO with vertical sides to
Compared to the case where the wiring is covered, the probability of disconnection of the Al wiring on the side surface of the Mo wiring and phenomena such as increased resistance and short circuit of the Al wiring even if disconnection occurs are significantly improved. Further, the film thickness of the MO wiring can be increased compared to the conventional method without causing the above-mentioned disconnection, etc., which has the advantage of reducing the resistance of the wiring and speeding up the operation of the circuit.
以上の実施例で説明したように、本発明を適用したMO
8型集積回路のMoワード線では、ゲート電極部の側面
を垂直状とすることができるためMO8)ランジスタの
性能に利点を有し、同時に配線部の側面をテーパー状と
することができるため多層配線を行なう場合の交差部分
の性能に利点を有する。As explained in the above embodiments, MO to which the present invention is applied
In Mo word lines of 8-inch integrated circuits, the sides of the gate electrode part can be made vertical, which has an advantage in the performance of MO8) transistors, and at the same time, the sides of the wiring part can be made tapered, so multilayer This has advantages in the performance of intersections when wiring.
なお、本実施例では、MO8型集積回路のワード線につ
いて示したが、電極・配線として同一金属膜面内に垂直
状及びテーパー状の2種類の側面形状を同時に有するこ
とを必要とする半導体装置及びその製造に対しては、M
OS型やSi半導体に限定されることなく適用可能であ
る。また、本実施例では、電極・配線用金属としてMo
を用い、エツチング法としてアノード結合方式の平行平
板電極型プラズマ・エツチング法を用いたが、膜中へ酸
素を添加することによりエッチ・レートが高くなる金属
とエツチング法の組合せを用いれば、他の金属及びエツ
チング法を用いても、実施例の場合と同様に本発明の適
用が可能である。平行平板電極型プラズマ・エツチング
法を用いる場合には、MO以外にWまだはCrを用いて
も、実施例の場合と同じ効果を得ることが可能である。In this example, the word line of an MO8 type integrated circuit is shown, but it is also applicable to a semiconductor device that requires two types of side shapes, vertical and tapered, in the same metal film surface as electrodes and wiring. and for its manufacture, M.
It is applicable without being limited to OS type or Si semiconductors. In addition, in this example, Mo is used as the electrode/wiring metal.
We used an anode-coupled parallel plate electrode plasma etching method as the etching method, but if we use a combination of a metal and etching method that increases the etch rate by adding oxygen into the film, it is possible to use other etching methods. Even if a metal and an etching method are used, the present invention can be applied in the same manner as in the embodiment. When a parallel plate electrode type plasma etching method is used, it is possible to obtain the same effect as in the embodiment even if W or Cr is used in addition to MO.
以上では、電極パターン及び配線パターンについて説明
したが、垂直状側面の形成による利点は重ね位置合せ用
マークパターンにも適用できる。Although the electrode pattern and wiring pattern have been described above, the advantages of forming vertical side surfaces can also be applied to overlapping alignment mark patterns.
IC製造工程では、周知のように、素子間分離パターン
形成から配線パターン形成に至る複数の層(一層ゲート
構造では素子間分離、ゲート電極、スルーホール、配線
部パターン形成)が、それぞれ前層で形成されたパター
ンに対して定められた位置に形成される。このために、
通常、各層に次層のレジストパターン形成に必要な重ね
位置合せマークパターンを形成して残すことが行なわれ
る。As is well known, in the IC manufacturing process, multiple layers are formed, from element isolation pattern formation to wiring pattern formation (in the case of a single-layer gate structure, element isolation, gate electrode, through hole, and wiring pattern formation). It is formed at a predetermined position relative to the formed pattern. For this,
Usually, an overlay alignment mark pattern necessary for forming a resist pattern in the next layer is formed and left on each layer.
素子の微細化とともに位置合せ精度(許容される位置ズ
レ寸法)が厳しくなるので、重ね位置合せパターン形状
の制御が重要である。即ち、重ね位置合せパターンがテ
ーパー状側面を有する場合は、パターンエツジラインの
鮮明度が失なわれることになり、次層パターン形成の際
に、合せパターンの正確な位置出しが困難となる。例え
ば、紫外線露光法によるレジストパターン形成では、ノ
くターン側面がテーパー状になるため、パターンエツジ
を明確に識別できないことにより正確な位置合せが困難
となり、壕だ、電子ビーム描画法では、合せマークパタ
ーンでの電子スキャン照射によるマーク検出の際に、テ
ーパ一部での電子散乱によりパターンエツジ検出が不正
確となり、重ね位置合せに大きな誤差を生じることにな
る。これに対し、本発明では上述した実施例の場合と同
様に、第4図(C)に示した工程において重ね位置合せ
ノくターン領域(図示せず)でレジストが除去されるノ
くターン12を形成するようにすれば、第4図(f)に
おいて、テーパーのない垂直状側面を有する合せマーク
パターンが得られることになり、重ね位置合せにおける
問題点を排除できろ。As alignment accuracy (allowable positional deviation dimension) becomes stricter as elements become smaller, control of the shape of overlapping alignment patterns is important. That is, if the overlapping alignment pattern has a tapered side surface, the sharpness of the pattern edge line will be lost, making it difficult to accurately position the alignment pattern when forming the next layer pattern. For example, when forming a resist pattern using ultraviolet exposure, the side surfaces of the grooves become tapered, making accurate alignment difficult because the pattern edges cannot be clearly identified. When a mark is detected by electron scanning irradiation on a pattern, pattern edge detection becomes inaccurate due to electron scattering at a portion of the taper, resulting in a large error in overlapping positioning. On the other hand, in the present invention, as in the case of the above-described embodiment, the resist is removed in the overlapping position alignment notch turn area (not shown) in the step shown in FIG. 4(C). If this is done, an alignment mark pattern with vertical side surfaces without a taper as shown in FIG. 4(f) can be obtained, and problems in overlapping alignment can be eliminated.
以上説明したように、本発明によれば、半導体装置にお
ける金属電極・配線の側面形状を共に垂直状にするかま
たは共にテーパー状にする従来方式に対して、上層の酸
素濃度が下層に比べて高い」二下2層構造金属膜を堆積
し、この金属膜のうちのゲート電極部となる部分の上層
を予め除去した後に電極・配線用パターニングを行なう
ことにより垂直状ゲート電極とテーパー状配線とを同−
膜面内に同時に形成させることが可能となり、これによ
り、配線部のテーパー状の側面形状は、その配線の上に
さらに層間絶縁膜をはさんで形成される第2層目の配線
に対して、配線の側面の段差を越える部分で生ずる断線
及び抵抗増大を著しく緩和させる効果があシ、また同時
に形成されるゲート電極部の垂直状の側面形状は、配線
部のテーパー形状を保持したまま電極の線幅を高精度に
規定することができ、MO8電極としてソース・ドレイ
ン形成のだめのイオン注入のマスクに使用する−ような
場合にはチャネル長の高精度な制御を可能にする効果が
ある。As explained above, according to the present invention, the oxygen concentration in the upper layer is lower than that in the lower layer, compared to the conventional method in which the side shapes of metal electrodes and wiring in a semiconductor device are both vertical or tapered. A vertical gate electrode and a tapered wiring are formed by depositing a two-under-two-layer structure metal film, removing the upper layer of this metal film in advance from the part that will become the gate electrode, and then patterning the electrode and wiring. Same as -
This makes it possible to form the tapered side surface shape of the wiring part at the same time in the film surface, and the tapered side surface shape of the wiring part is similar to that of the second layer wiring formed by sandwiching an interlayer insulating film on top of the wiring. This has the effect of significantly alleviating the disconnection and resistance increase that occur at the portion of the wiring that crosses the step on the side surface of the wiring.Also, the vertical side surface shape of the gate electrode part that is formed at the same time allows the electrode to maintain the tapered shape of the wiring part. It is possible to define the line width with high precision, and in cases where the MO8 electrode is used as a mask for ion implantation for source/drain formation, the channel length can be controlled with high precision.
第1図及び第2図は電極・配線の従来の製造工程を説明
するだめの半導体装置の要部拡大断面図、第6図は本発
明による半導体装置を説明するだめのメモリ・セル部の
要部断面図と平面図、第4図は本発明による電極・配線
の製造工程を説明するだめの半導体装置の要部拡大断面
図、第5図はMo膜中の酸素濃度とエッチ・レートとの
関係を示す特性図、第6図は高酸素濃度Mo層の含有酸
素濃度とテーパー角との関係を示す特性図である。
符号の説明
1・・・Si基板
2・・・素子間分離用8i酸化膜
6・・・Mo薄膜
4・・レジスト・パターン
5・ N10ワード線配線部
6・・ゲート酸化膜
7・・テーパー状MOゲート電極
8 ソース領域 9・・・ドレイン領域10・・
低酸素濃度Mo層 11・・・高酸素濃度Mo層12・
第1のレジスト・パターン
1ろ・・・第2のレジスト・パターン
14・・・Moケート電極 15・・・Mo配線下層部
16・・IVo配線上層部 17・・・層間絶縁膜18
・・・Al配線
41・・側面にテーパーを付けたレジスト・パターン4
2・・細ったレジスト・パターン
46・・Moキャパシタ電極下層部
44・ Moキヤパンク電極上層部
W1・・・レジスト・パターン幅
W2・・ゲート電極幅
特許出願人 日本電信電話公社
代理人弁理士 中村純之助
1F1図
?2図
?j!:1
才4図
1P6図
高酸キ壌度No層/l!船変り度(衾6柘C%)−1′
シ1 and 2 are enlarged sectional views of main parts of a semiconductor device to explain the conventional manufacturing process of electrodes and wiring, and FIG. 6 is a main part of a memory cell part to explain a semiconductor device according to the present invention. 4 is an enlarged sectional view of a main part of a semiconductor device to explain the manufacturing process of electrodes and wiring according to the present invention, and FIG. 5 is a diagram showing the relationship between oxygen concentration and etch rate in the Mo film. FIG. 6 is a characteristic diagram showing the relationship between the oxygen concentration of the high oxygen concentration Mo layer and the taper angle. Explanation of symbols 1 Si substrate 2 8i oxide film for element isolation 6 Mo thin film 4 Resist pattern 5 N10 word line wiring section 6 Gate oxide film 7 Tapered shape MO gate electrode 8 Source region 9...Drain region 10...
Low oxygen concentration Mo layer 11... High oxygen concentration Mo layer 12.
First resist pattern 1ro... Second resist pattern 14... Mo cathode electrode 15... Mo interconnect lower layer portion 16... IVo interconnect upper layer portion 17... Interlayer insulating film 18
...Al wiring 41...Resist pattern 4 with tapered side surfaces
2. Thin resist pattern 46... Mo capacitor electrode lower layer 44 Mo capacitor electrode upper layer W1... Resist pattern width W2... Gate electrode width Patent applicant Junnosuke Nakamura, patent attorney representing Nippon Telegraph and Telephone Public Corporation 1F1 diagram? Figure 2? j! :1 year old 4 figure 1P6 figure high acid level No layer/l! Ship change degree (衾6柘C%) -1'
S
Claims (2)
への電源からの電圧印加の接続線となる配線とを含む半
導体装置において、基板表面に対して垂直な側面形状を
有する金属ゲート電極部と、この金属ゲート電極部と連
続してかつ同一の金属膜からなるテーパー状の側面形状
を有する配線部とを備えたことを特徴とする半導体装置
。(1) In a semiconductor device including a gate electrode serving as a signal input terminal and a wiring serving as a connection line for applying voltage from a power source to the gate electrode, a metal gate electrode portion having a side surface perpendicular to the substrate surface; 1. A semiconductor device comprising: a wiring portion continuous with the metal gate electrode portion and having a tapered side surface made of the same metal film.
への電源からの電圧印加の接続線となる配線とを含む半
導体装置の製造方法において、上層の酸素濃度が下層に
比べて高い上下2層構造金属膜を基板上に形成する工程
と、この上層のみに第1のパターニングを行なってゲー
ト電極部を覆う範囲の上層だけ?除去する工程と、この
工程終了後の全面にわたって下層金属膜に達する第2の
パターニングを行なって基板表面に対して垂直万側面形
状を有するゲート電極とテーパー状の側面形状を有する
配線を形成する工程とを含んでなる半導体装置製造方法
。(2) In a method for manufacturing a semiconductor device that includes a gate electrode that serves as a signal input terminal and a wiring that serves as a connection line for applying voltage from a power source to the gate electrode, the upper and lower layers have a higher oxygen concentration in the upper layer than the lower layer. The process of forming a structural metal film on the substrate, and performing the first patterning only on this upper layer to cover only the upper layer covering the gate electrode part? a step of removing the gate electrode, and a step of performing a second patterning that reaches the lower metal film over the entire surface after this step to form a gate electrode having a 10,000-sided shape perpendicular to the substrate surface and a wiring having a tapered lateral shape. A semiconductor device manufacturing method comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20374882A JPS5994439A (en) | 1982-11-22 | 1982-11-22 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20374882A JPS5994439A (en) | 1982-11-22 | 1982-11-22 | Semiconductor device and manufacture thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5994439A true JPS5994439A (en) | 1984-05-31 |
JPH0572746B2 JPH0572746B2 (en) | 1993-10-12 |
Family
ID=16479186
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20374882A Granted JPS5994439A (en) | 1982-11-22 | 1982-11-22 | Semiconductor device and manufacture thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5994439A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62224947A (en) * | 1986-03-27 | 1987-10-02 | Agency Of Ind Science & Technol | Compound semiconductor integrated circuit |
US6893905B2 (en) | 1997-07-15 | 2005-05-17 | Micron Technology, Inc. | Method of forming substantially hillock-free aluminum-containing components |
US7161211B2 (en) | 1997-07-15 | 2007-01-09 | Micron Technology, Inc. | Aluminum-containing film derived from using hydrogen and oxygen gas in sputter deposition |
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Publication number | Priority date | Publication date | Assignee | Title |
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JPS506293A (en) * | 1973-05-17 | 1975-01-22 |
-
1982
- 1982-11-22 JP JP20374882A patent/JPS5994439A/en active Granted
Patent Citations (1)
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US7161211B2 (en) | 1997-07-15 | 2007-01-09 | Micron Technology, Inc. | Aluminum-containing film derived from using hydrogen and oxygen gas in sputter deposition |
Also Published As
Publication number | Publication date |
---|---|
JPH0572746B2 (en) | 1993-10-12 |
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