JPS5992497A - 欠陥検出可能な読出し専用記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、欠陥検出が可能な読出し専用記憶装置に関す
るものである。

従来技術と問題点 一般に読出し専用記憶装置（ｒＲＯＭＪ　）は、第１図
に示すように、ｎ本のピッ）　線Ｂｌ　−Ｕｎとｍ本の
ワード５ｗｉ〜Ｗｍから栂成されている。各ビット線は
、各ワード１ｌＷ１〜Ｗｍとの交差箇所にこれら各ワー
ド線によって開閉されるスイッチｓｗを備えているか否
かによって、当該ワードに関し、対応のビット位置にお
ける１″又は′０″の２値情報を記憶している。例えば
、第１図において、ワード線Ｗ１によって読出されるｎ
ビットの第１のワード（Ｂｌ、Ｂ２．Ｂ３−Ｂｎ）は（
１、１、Ｏ−ｓ　）であシ、同様にワード線ｗ２によっ
て読出される第２のワニドは（０，１，１・・・０）で
ある。任意のワードの読出しは、ワード線をアクセスモ
ードに保つ７’ｃ（７）チ、％ヒツト線のｓｗを有する
部分（「モジュール」という）の左端Ａと右端８間の導
通又は非導通を検出することにょシ行なわれる。ここで
アクセスモードとは、読出そうとするワードに関するワ
ード線にｓｗを非導通とする電位（「非導通電位」とい
う。）を与えかつ他のすべてのワード線にＳＷを導通さ
せる電位（「導通電位」という。）を与える動作をいう
。このモジュールの端子間の導通／非導通の検出は、モ
ジュールの一端Ｂを電源＋Ｖに接続することにょシハイ
状態にプレチャージを行なったのち他端Ａに接地し、こ
の状態で一端Ｂのハイ状態が保持されるか否かを検出す
る方法か一般に採用されている。

例えば、第２図の波形図に示すように、第１のワードを
読出そうとする場合、すべてのワード線Ｗｌ〜Ｗｍに導
通電位を与えた後プレチャージ回路ＰＲＥの信号Ｐをハ
イ状態にする。これによって、まずすべてのビット線Ｂ
１〜Ｂｎが＋Ｖのハイ状態にプレチャージされる。この
プレチャージの後、読出そうとするワード１ｖＪｊ！ｗ
ｉのみを非導通電位に変化させることによシ、ワード線
ｗ１〜Ｗｎをアクセスモードに保持する。このアクセス
モード下において、接地回路ＧＲの制御線Ｔをハイ状態
に立上げることによシ、すべてのビット線の左端人を接
地する。この結果ワード線Ｗ１との交差箇所にスイッチ
ＳＷを有するピッ）線Ｂ１．Ｂ２及びＢｎ等の電位は対
応のスイッチＳＷが非導通状態に保たれるためハイ状態
（′１つを出方し、これに対してワードａＷ１との交差
箇所にスイッチＳＷを有しないピッ）ｉＢｎ等の電位は
接地電位（“０″）を出力する。上記各ビットｔ！ＪＢ
Ｉ〜Ｂｎ上の°′１″又は“θ″信号タイミングパルス
Ｑ１によって対応のラッチ回路ＬＡＩ〜ＬＡｎにラッチ
される。

第１図に示したＲＯＭの一般的ｔｆｆ成において、各ピ
ッ）舵Ｂｉ（ｉ＝１．２・・・ｎ）は空間的に多重化さ
れることが多い。第３図は、谷ピッ）ｆｆ、ｔＪＢｉが
４個のモジュールＭ１〜Ｍ４の並列接続から成る４Ｍの
多重化脅威を例示している。谷モジュールΔ＝１１〜Ｍ
４において、ワード線Ｗ１〜Ｗｍとの交差箇所のスイッ
チは丸印で略記されている。第１のセレクタ５−Ｌｌは
制御信号Ｃ１〜Ｃ４に応じて読出すべきモジュールの左
端をピッ）　線Ｂｉに接続し、これに対応して第２のセ
レクタＳＬ２は読出すべきモジュールの右端を選択的に
接地する。このような多重化脅威の動作は、モジュール
選択動作が付加される点を除けば、第２１２（の波形図
によシ示される動作と全く同様である。

上述したようなＲＯＭでは、谷モジュールやワード線が
極めて細長くまた互いに密接して形成されているため、
相互間の短絡や断線等の欠陥が生じ易い。これらの欠陥
を検出するための従来方法の一つとして、ＲＯＭの製造
後やアセンブリ後においであるいは動作を中断して全情
報を読出し、これらを正しい情報と照合する方法がある
。しかしこの方法は、検査のための専用装置が別途必要
になると共に検査に長時間を要し、また運用中に生じた
欠陥を直ちに検出することができない等の欠点がある。

従来、運用中等の簡易な欠陥検査方法として、全ワード
想に導通電位を与えたまま各モジュールの左右両端Ａ、
Ｂ間の導通を検査し、導通がない場合はモジュールの断
線と判定するという方法も提案されているが、この方法
ではモジュール間の短絡を検出することはできない。

発明の目的 従って本発明の目的は、検査用の専用装置を殆んど必要
とせずに欠陥検出が可能なＲＯＭを提供することにある
。

本発明の他の目的は、ＲＯＭの動作と並行して欠陥の検
査を行なうことによシ運用中に生じた欠陥を直ちに検出
することができるＲＯＭを提供することにある。

本発明の更に他の目的は、モジュールの断線のみならず
相互の短絡をも直ちに検出することができるＲＯＭを提
供することにある。

本発明の他の目的は、モジュールの欠陥のみならずワー
ド線の欠陥をも検出することができるＲ−ＯＭを提供す
ることにある。

発明の格成 上述の目的を連成する本発明においては、アクセスモー
ド下で各モジュールのうち相異なるものについて第１．
第２の端子間の導通をモジュール間短絡情報として読出
す耽出し専用記憶装置が提供される。

第２の発明においては、所定の規則に従って格成された
モジュール又はこれらの組合せが正常なアクセスモード
下では取シ得ない結果又はこれら結果の組合せとなるこ
とを検出する回路を備えた読出し専用記憶装置が提供さ
れる。

発明の実施例 第４図は本発明の一実施例の脅威を示すブロック図であ
り、図中第１図及び第３図と同一の参照符号を付した要
素は第１図及び第３図に関し既に説明した要素と同一の
要素である。本実施例では、制御信号０１〜Ｃ４に応じ
て胱出すべきモジュールの左端Ｂをピッ）ｌＪＢｉに接
続する第１のセレクタＳＬＩ　、制御信号Ｃ５及びＣ６
に応じて各々奇数番目及び偶数番目のモジュールの右端
Ａを選択的に接地する第２のセレクタＳＬ２並びにピッ
ト約Ｂｉ上に出力されるデータ、短絡の有無を示すフラ
グ及び断線の有無を示すフラグのそれぞれをタイミング
パルスＱ１〜Ｑ３に応答してラッチする３個のラッチ回
路ＬＡｉ−１、ＬＡｉ−２及びＬＡｉ−３を備えている
。本実施例のＲＯＩ！１’Ｉは、第１のセレクタＳＬ１
と第２のセレクタＳＬ２とで読出すべきモジュールを選
択し、この選択されたモジュールに表示されているデー
タを第１のラッチ回路ＬＡｉ−１に胱出すが、このデー
タ読出しの前後にわたって最附接モジュール等他のモジ
ュールとの短絡の有無を示すフラグ及び読出し用に選択
されたモジュールの断線の有無を示すフラグをそれぞれ
８１′Ｓ２．第３のラッチ回路ＬＡｉ−２とＬＡｉ−３
にラッチするように格成されている。

以下モジュールｌ’ｌ！ＩＩに嚢示されている第１のワ
ードのデータを読出す場合について、第５図の波形図を
参照して説明する。まず、時刻ｔｏにおいてすべてのワ
ードｙ７ｗｉ〜Ｗｍと制御信号線Ｃ１〜Ｃ４を導通電位
（以下「）・イ状態」で代表する。）ｔζしたのちプレ
チャージ回路ＰＲｇの信号アをノ＼イ状態にし、すべて
のモジュールＭ１〜Ｍ４をプレチャージする。これによ
って、ビットＩ！５１Ｂｉ上の信号はハイ状態に立上が
る。次に、読出そうとする第１のワードに門するワード
紛Ｗ１のみを非導通電位（以下「ロー状態」で代表する
。）に−変化させることによシアクセスモードとし、か
つ睨出そうとする第１のモジュールに関する制御信号５
ｃｉ以外の他のすべての制御信号線Ｃ２〜Ｃ４にロー状
態に立下げる。この後、時刻ｔ１において＠２のセレク
タＳＬ２の制御信号性Ｃ６を！・イ状態に立上げ、これ
によってモジュールＭ２とＭ４の左端Ａを接地する。モ
ジュールＭ１とＭ２又はモジュールＭ１トＭ４間に短絡
が存在すれば、ピットｙｇＢｓｉは時亥ｆｉｔ工で第２
のセレクタＳＬ２を介して接地され、ロー状態に立下が
る。このような短絡が存在しなければ、ピッ）ａｌＢｉ
は時刻１．以後もノ・イ状態を接続する。

これらのいずれでちるかはタイミングノくルスＱ２によ
って第２のラッチ回路ＬＡｔ−２に取込まれる。

すなわち第２のラッチ回路ＬＡ　ｉ　−２には、モジュ
ール間の短絡が存在しない場合には“１”〃工、短絡が
存在する場合には１０″がラッチされる。

次に時刻ｔａＩｆ−おいて、第２のセレクタ５Ｌ２０佑
；制御信号線Ｃ５もノ１イ状態に立上がシ、ピッ）想Ｂ
ｔ上にモジュールＭ１のワード５”ｖＶｌに関するデー
タが出力され、このデータはタイミングノ（ルスＱ１に
よって第１のラッチ回路ＬＡｉ−ｔにラッチされる。す
なわちモジュールＭｌ’とワードｎＷ１の交差部分にこ
のワード線上の信号によって開閉されるスイッチＳＷが
形成されているか否かに応じて′１＃又は０”が第１の
ラッチ回路ＬＡｉ−１にラツチされる。

引続き、時刻ｔ８においてワード五泉Ｗｌが再びハイ状
態に立上がる。これによってすべてのワードｉ１　Ｗ　
１〜Ｗｒｏがハイ状態になシ、シかもこの時点ではモジ
ュールＩＶＩＩの左端Ａは接地されているから、モジュ
ールＭ１に［ｙｒ　ａ４がない限シビッ）ａＢｉ上の出
力はロー状態に立下がる。従ってこの際のロー状態（“
Ｏ′″）は断ねの不存在全表示するフラグとして、一方
ハイ状態（１”）は断線の存在を表示するフラグとして
、タイミングパルスＱ３に同期して第３のラッチ回路Ｌ
Ａｉ−３にラッチされる。第２゜第３のラッチ回路Ｌｈ
ｉ−２、ＬＡｉ−ａにラッチされた信号は、欠陥検出信
号として、欠陥発生の表示、読出しデータの廃棄指令あ
るいは誤シ訂正等の情報として利用される。

モジュールＩ’、１１１の読出しに門し本実施例を説明
したが、モジュールＤ、１２〜八１４の読出しについて
も全く同様の動作が行なわれる。

第６図は本発明の他の実施例の構成ブロック図であり、
本実施例は第４図示の実施例に第３のセレクタＳＬ３を
追加してビットａ　Ｂｉ　ｆ　６個のモジュールＭ１〜
Ｍ８によって多重化したものである。４個のモジュール
八／１１〜Ｍ４から成る群と４個のモジュールＭ５〜Ｍ
８から成る群はそれぞれ第５図示の波形図に従って動作
し、これらの群のいずれか一方がＳＬ３によって選択さ
れるように構成されている。

上述の例では谷モジュールの両端Ａ、Ｂ間の導通／非尋
通を検出する方法としてプレチャージ回路を用いる例を
説明したが、必ずしもこれに限定されるものではなく、
他の適宜な方法を用いることができる。

第４図、第６図の実施例においては、奇数番目のモジュ
ールＭｌ、Ｍ３等は侶数番目のすべてのモジュールＭ２
　、　Ｍ４等の短終の有無が検査され、一方偶数番目の
モジュールは奇数番目の他のすべてのモジュールとの短
絡が検査される構成となっている。しかし最隣接モジュ
ール間の短絡が最も生じ易い点を考應、すれば、このよ
うな構成は実質的に最隣接モジュール間の短絡の有無を
検査する構成に近いものである。なお必要に応じて、第
２のセレクタＳＬ２の’Ｊ＋’ｊ　ＪＪｌｙ、を変更す
ることによシ、真に最’＆！ｊ接モジュール間の短絡の
みを検出する第１り成とすることもできるし、また次隣
接モジュールとの短絡の有無をも併せて検出する４ｉ４
成とすることもできる。

上述のように、各ビット囚が多重化されている構成にお
いては、モジュール表択用として設けられている既存の
セレクタの結線や動作モードを多少変更することによシ
、検査のための専用装置を別途必要とすることなく運用
中に生じた欠陥を直ちに検出できる。しかしながら、本
発明はビット線が多重化されていないＲＯＭに対しても
適用可能である。

第７図は、多重化されていない２ビツトのビット紛から
成るＲＯＭに本発明を適用した場合の実施例を示すブロ
ック図でおシ、第８図はその動作を説明するための波形
図である。

ワード線Ｗ１に（４ｒＩするワードを胱出す場合、第８
図に示すようにまず時刻ｔｏにモジュールＭ１　とＭ２
のプレチャージを行なったのち、アクセスモードとする
。次に時刻ｔ１にセレクタＳＬ４の信号口Ｔ１をハイ状
態にしてモジュールＭ１の左端を接地する。これによっ
てピッ）ｉＢｌ上にはモジュールＭ１のワード線Ｗ１に
関するデータが出力され、同時にピッ）　線Ｂ２上には
モジュールＭ１とＭ２との短絡の有無を表示する短絡検
査フラグが出力される。これらのデータ出力と短絡検査
フラグは、タイミングパルスＱ１に同期して、それぞれ
ラッチ回路ＬＡＩとＬＡＥＲにラッチされる。この後時
刻ｔ２にセレクタＳＬ４の信号線Ｔ２もハイ状態になシ
、モジュールＭ２の左端も接地される。これによってピ
ッ１ＭＩＪＢＺ上にはモジュールＭ２のワード線Ｗ１に
関するデータが出力され、この出力は信号Ｑ２に同期し
てラッチ回路ＬＡ２にラッチされる。

第９図は、本発明の他の実施例の構成を示すブロック図
である。本実施例は上述しｆｃ　ＲＯＭのワード線間の
短終や断線等の欠陥を検出するためのものである。上述
したように、正常なアクセスモードにおいては、ｍ本の
ワード線Ｗ１〜Ｗｍのうち１本だけに非導通電位が与え
られ、他のｍ−ｉ本のすべてに導通電位が与えられる。

しかしながらワードＦ９相互の断線や短絡等の欠陥に伴
なって次のような不正常なアクセスモードが行なわれ得
る。

（ｉ）　　制御ｎＷ１〜ＷＩＴ＋のすべてに導通電位が
与えられる（ワード線のＶ’ｆｔ　ｆｃ３に基づく接地
点からの遊離）。

（１０ｔｌｊｌＪ御憩Ｗｌ〜Ｗｍのうち任意の阿接した
２本に非導通電位が力先られる（ワード線間の短絡）。

（ｉｉｉ）　　制御７ｗ１〜”ｖＶｍのうち１本以上隔
間した任意の２本に非導通電位が与えられる（ワード線
間の短絡）。

このような欠陥に伴なって、モジュールＭｌｌ〜Ｍ２１
の第１．第２の端子Ａ、Ｂ間の導通／非導通に関し、正
常なアクセスモードでは取シ得ない状態又はこれらの状
態の組合せが発生し、これが検出回路旧〜Ｄ５で検出さ
れる。

１ずモジュールＭｌｌはすべてのワードａＷ１〜Ｗｍと
の交差箇所にスイッチｓｗを備えているため、正常なア
クセスモードではψ；ｍ子Ａ、Ｂ間は非導通となる。し
かし上記（１）の不正常なアクセスモードでは端子Ａ、
Ｂ間が導通し、これが検出回路Ｄ１によって検出される
。

次ニモシュールＭ１２は奇数番目のワード線に対応して
スイッチを有し、またモジュールＭ１３は個数番目のワ
ード線に対応してスイッチを有している。従って正常な
アクセスモードでは、一方ノ端子Ａ、Ｂ間が尋通すれば
他方の端子Ａ、Ｂ間は非導通となる。しかし上記（ｉ）
の不正常なアクセスモードでは両者共に導通し、また上
記（１θの不正常なアクセスモードでは両者共に非導通
となるので、検出回路Ｄ２において両者の排他的論理和
をとることによシ、このような不正常なアクセスモード
を検出することができる。

モシュ−−／ｌ／　Ｍ１４とＭ２Ｓは、４本毎に２本づ
つのワード線に対応するスイッチから成る。これらのモ
ジュールは、（ｉ）のアクセスモードでは共に導通、（
ｉｉｉ）のアクセスモードにおいて１ｚ＄″離れた２本
のワード線が非導通電位となる場合には共に非導通とな
るので、検出回路Ｄ３において両者の排他的論理和をと
ることによシ、このような不正常なアクセスモードが検
出できる。

モジュールＦ、ｌ１１６　、　Ｍ１７及びＭ　１．８は
３本毎に１本づつのワード線に対応するスイッチから成
る３個のモジュールである。正常なアクセスセードでは
これら３個のモジュール９１個だけ力に非導通で他は導
通状態となる。しかし上記（ｉ）のアクセスモードでは
３個共に尋通し、上記（１１）のアクセスモード及び（
ｉｉｌのアクセスモードにおいて１本能れた２本の制御
嶽が非導通正、位となる状態では、３個のモジュール中
１儂だけが導通し他の２　ｉＦＡは非導通になる。検出
回路Ｄ４は、これらを欠陥として検出する。すなわち３
個のモジュールＭ１６〜Ｍ１８にょシ、４個のモジュー
ルΔ・１１２〜Ｍ１５を用いる場合と同様の欠陥検出が
行なえる。

モジュールＭ１９〜八１２１は、３本毎に２本づつのワ
ードｎＫ対応するスイッチから成る。これら３個のモジ
ュールは、上記モジュールＭ１６〜Ｍ１８と同等でおり
、検出回路Ｄ５は３個のモジュールＭ１９〜Ｍ２１のう
ち１個だけが沿道するという正常なアクセスモード以外
のアクセスモードを欠陥の存在として検出する。上述の
ように、一般には１本毎゛に１本づつ（ｉ＞ｊ≧１）の
ワード線のそれぞれに対応するスイッチから成る１個の
モジュールの導通／非導通が正常なアクセスモードにお
ける導通／非導通と異なることを検出することによって
ワード線のＵＴ線や相互間の短絡を検出することができ
る。

上述のモジュールＭｌｌ〜Ｍ２１は欠陥検出用として新
たに追加してもよいが、情報記憶用として設置されてい
る既存のモジュールを使用することもできる。

発明の効果 以上詳細に説明したように、本発明はアクセスモード下
で各モジュールのうち相異なるものについて第１．第２
の端子間の導通をモジュール間短絡情報として読出す、
ＤＩ成であるから、検食のための専用装置を殆んど必要
とすることなく運用中に生じた欠陥を直ちに検出できる
という利点がある。

また本発明は、所定の規則に従って構成されたモジュー
ル又はこれらの組合せが正常なアクセスモード下では取
シ得ない結果又はこれらの結果の組合せとなることを検
出するね成であるから、モジュールに関する欠１〃のみ
ならず、ワード線に関する欠陥をも検出できるという利
点がある。

【図面の簡単な説明】

第１図、第３図は従来例の構成を例示するブロック図、
第２図は第１図の動作を説明するための波形図、第４図
は本発明の一実施例の構成ブロック図、第５図は第４図
のルｂ作を説明するための波形図、第６図、第７図はそ
れぞれ本発明の他の実施例の構成ブロック図、第８図は
第７図の動作を説明するための波形図、第９図は本発明
の更に他の実施例の第３成ブロツク図である。 Ｗ１〜Ｗｍ・・・ワード線、Ｂ１〜Ｂｎ・・・ビットｆ
５’Ｊ　、Ｍ　１〜ＭＢ　、　Ｍｉｌ〜Ｍ２］−・・・
モジュール、　ｓｗ・・・スイッチ、〜Ｄ５・・・検出
回路。 特許出願人　日本Ｍ８信電話公社 代理人弁理士　玉　高　久五部　（外３名）第　６　圀 ｖ４７図 第　８　図 第９図

Claims (1)

1. 【特許請求の範囲】 ｌ、　第１　、８’；　２の端子間に直列に接続された
   に個（Ｋ≧１）のスイッチを有するｎ個のモジュール、
   該ｎ個のモジュールの前記スイッチの各々に開閉信号を
   供給するｍ本（ｍ≧Ｋ）のワード線、及び該ｍ本のワー
   ドに字のアクセスモード下において前記谷モジュールの
   第１．第２の端子間の導通又は非導通を記憶情報として
   胱出す読出し手段を備えた読出し専用記憶装置において
   、前記アクセスモード下で前記各モジュールのうち相異
   なるものについて前記第１．第２の端子間の導通をモジ
   ュール間短絡情報として胱出す手段を備えたことを特徴
   とする欠陥検出可能な読出し専用記憶装置。 ２　第１．第２の端子間に直列に接続されたに個（Ｋ≧
   １）のスイッチを有するｎ個のモジュール、該ｎ個のモ
   ジュールの前記スイッチの各々に開閉信号を供給するｍ
   本（ｍ≧Ｋ）のワード線、及び該ｍ本のワード線のアク
   セスモード下において前記各モジュールの第１．第２の
   端子間の導通又は非導通を記憶情報として読出ず読出し
   手段を備えた祝ｄし専用記憶装置において、すべてのワ
   ード線に対応してスイッチを有するモジュールが前記ア
   クセスモード下で導通ずること又はｉ本毎に連続シｆｃ
   　ｊ　本（ｉ＞、ｉ≧１）のワード線に対応して前記ス
   イッチを有する１個のモジュールのアクセスモード下に
   おける導通もしくは非導通の組合せが正常なアクセスモ
   ード下では取り得ない組合せとなることを検出する検出
   回路を備えたことを特徴とする欠陥検出可能な読出し専
   用記憶装置。