JPS5979326A - Resetting system - Google Patents
Resetting systemInfo
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- JPS5979326A JPS5979326A JP57189662A JP18966282A JPS5979326A JP S5979326 A JPS5979326 A JP S5979326A JP 57189662 A JP57189662 A JP 57189662A JP 18966282 A JP18966282 A JP 18966282A JP S5979326 A JPS5979326 A JP S5979326A
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- reset
- microcomputer
- slave
- slave side
- main side
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Electronic Switches (AREA)
- Retry When Errors Occur (AREA)
- Debugging And Monitoring (AREA)
Abstract
Description
【発明の詳細な説明】
（イ）発明の分野
本発明はマイクロコンピュータを並設したシステムにお
けるリセット方式に関する。DETAILED DESCRIPTION OF THE INVENTION (a) Field of the Invention The present invention relates to a reset method in a system in which microcomputers are arranged in parallel.
（ロ）発明の背景 、
自動販売機等の機器のマイクロコンピュータによる制御
を展開していくと、マイクロコンピュータ制御部からの
入出力が非常に多くなり開発や品質のウェイトがこの制
御部に偏重するために、マイクロコンピュータを装着し
た基板の集積度が高くなって配線処理が面倒となるばか
りか異常時に故障箇所を検出するのに手間がかかる等の
欠点がある。そこで機器の動作を統括して制御するメイ
ン側マイクロコンピュータに対し各機能ブロック毎にそ
の端末に応じた処理を実行するスレーブ側マイクロコン
ビーータを設けて構成する方法が有効であり、しかも新
たな機能アンプも図れる利点がある。このときメイン側
マイクロコンピュータはスレーブ側マイクロコンピュー
タに動作モードを指定すると共に互いにデータの授受を
行いながら機器の動作を達成するが、何れかに異常を生
じた場合いかに有効に複数個のマイクロコンビー−りの
システムリセットをかけるかが問題となる。(B) Background of the Invention As microcomputer control of equipment such as vending machines is developed, inputs and outputs from the microcomputer control section become extremely large, and the weight of development and quality is concentrated on this control section. Therefore, the degree of integration of the board on which the microcomputer is mounted becomes high, which makes wiring processing troublesome, and there are disadvantages such as it takes time and effort to detect a failure location in the event of an abnormality. Therefore, it is effective to configure a main side microcomputer that centrally controls the operation of the equipment, and a slave side microcomputer that executes processing according to the terminal for each functional block. It has the advantage of being a functional amplifier. At this time, the main side microcomputer specifies the operation mode to the slave side microcomputer and performs the operation of the equipment while exchanging data with each other.However, if any abnormality occurs, how can the multiple microcomputers effectively operate? The question is whether to perform a new system reset.
一般（７１−かかるシステムリセットはメイン側及びス
レーブ側の各マイクロコンピュータに異常検出手段−し
てウォッチドッグタイマ回路を設は夫々異常を生しると
自己及びデータの授受を行う相手側にリセット信号を出
力するためにシステムが高価どなっていた２、
（ハ）発明の目的
上記点より本発明は異常検出回路をメイン側のマイクロ
コンビー−タに設けるだけで効果的にシステムリセット
が成し７得るリセット方式を提供ずろものである。。General (71 - Such a system reset is performed by installing a watchdog timer circuit as an abnormality detection means in each microcomputer on the main side and slave side. When an abnormality occurs, a reset signal is sent to the microcomputer itself and to the other side with which data is exchanged. (c) Purpose of the Invention In light of the above points, the present invention can effectively reset the system by simply providing an abnormality detection circuit in the main microconbeater. It provides a reset method to obtain.
に）概投
システム全体を統括して制御するメイン側マイクＤコン
ビューりと各端末での処理を実行するスレーブ１ｊｉｌ
ｌマイクロコンピユータとを備えたシステトに於いて、
」−記メイン側のプログラム暴走を検出する異常検出手
段を設けると共に、上記スレーブ側はリセノＮＴｆｆ除
用電源の印加によりリセットを解除するよう構成し、上
記メイン側がデータ転送モードを指定したのに対し上記
スレーブ側がデータ転送とならない場合に上記メイン側
は上記スレーブ側へのリセット解除用電源の印加を一定
期間停止するよう制御し、且つ異常検出手段による異常
検出にて上記メイン側は一定期間すセントされると共に
上記スレーブ側も一定期間リセット解除用電源の印加が
停止されてリセットするものである。2) Main side microphone D control which centralizes and controls the entire pitching system and slave 1jil which executes processing on each terminal
l In a system equipped with a microcomputer,
In addition to providing an abnormality detection means for detecting program runaway on the main side, the slave side is configured to release the reset by applying power for disconnecting the reset NTff, and the main side specifies the data transfer mode. When the slave side does not transfer data, the main side controls the application of the reset canceling power to the slave side for a certain period of time, and when an abnormality is detected by the abnormality detection means, the main side stops applying the reset release power to the slave side for a certain period of time. At the same time, the slave side is also reset by stopping the application of the reset release power for a certain period of time.
（ホ）発明の実施例
第１図は本発明に依る回路例を示し、（１）はメイン側
のマイクロコンピュータ（以下メイン側と略称） 、（
２＋）・・・・・・（２，）ハスレーフ側のマイクロコ
ンピュータ（以下スレーブ側と略称）でありメイン側（
１）と２本の信号線にて接続されている。そして（４）
は抵抗Ｒ５及びコンデンサＣ３がら成る積分回路で電源
Ｖｃ、ｃが供給され、コンパレータ（５）の（旧入力端
子は抵抗Ｒ１とコンデンサＣＩの接続点への電位が抵抗
Ｒ２、Ｒ３とにより分割されて印加され、コンパレータ
（６）の（１）入力端は接続点Ａの電位が抵抗用、Ｔｔ
。(e) Embodiment of the invention FIG. 1 shows an example of a circuit according to the invention, in which (1) shows a main side microcomputer (hereinafter referred to as main side), (
2+)・・・・・・(2,) Haslef side microcomputer (hereinafter referred to as slave side) and main side (
1) is connected with two signal lines. and (4)
is an integrating circuit consisting of a resistor R5 and a capacitor C3, which is supplied with power supplies Vc and c, and the potential at the connection point of the resistor R1 and the capacitor CI is divided by the resistors R2 and R3. The (1) input terminal of the comparator (6) has the potential at the connection point A for the resistor, Tt.
.
とにより分割されて印加される。またり、は電源Ｖ、、
、の遮断時におけるコンデンサＣ４の放電用ダイオード
である。そしてコンパレータ（５）及び（６）の（−）
入力端は抵抗Ｒ１１を介して電源Ｖｃｃが供給されるツ
ェナーダイオード（７）によるツェナー電圧Ｖｚが印加
されろ。更にコンパレータ（５）の出力端はメイン側（
１）のリセ、ノド端子Ｒに接続され、コンパレータ（６
）の出力端はメイン側（１）の出力ポートＰ。と共にト
ランジスタ（８）のベースに接続されている。尚コンパ
レータ（５）（６）の出力端は夫々プルアンプ抵抗Ｒ１
、■（、を辿して−１−５Ｖの電源に接続されている。It is divided and applied by. Also, the power supply V,
This is a diode for discharging the capacitor C4 when the circuit is cut off. and (-) of comparators (5) and (6)
A Zener voltage Vz from a Zener diode (7) to which a power supply Vcc is supplied via a resistor R11 is applied to the input terminal. Furthermore, the output end of the comparator (5) is connected to the main side (
1) is connected to the node terminal R, and the comparator (6
) is the output port P of the main side (1). It is also connected to the base of the transistor (8). The output terminals of comparators (5) and (6) are connected to pull amplifier resistors R1, respectively.
,■(,) are connected to a -1-5V power supply.
そしてトランジスタ（８）のコレクタは電源■ｃｃに接
続されエミッタは各スレーブ側（２，）・・・（２ｏ）
に設けた抵抗Ｒ９、Ｒ，、を介して接地されている。ま
た（３）は異常検出回路であるウオッチドックタイマ回
路で、メイン側（１）の出力ポートＰ１より所定周期毎
のパルスが供給されなくなるとｒ ＬＩ ｊレベルの信
号を接続点Ａに出力す々）ものである。そして各スレー
ブ側（２１）・・（２ｎ）のりセット端子Ｒはリセット
解除用電源１７．に接続されろ分割抵抗用、Ｒｌｏの接
続点に接続され、更にこの接続点にはクランプダイオー
ドＤ２及びコンデンサＣ２が接続されている。The collector of the transistor (8) is connected to the power supply ■cc, and the emitter is connected to each slave side (2,)...(2o)
It is grounded via resistors R9, R, . In addition, (3) is a watchdog timer circuit which is an abnormality detection circuit, and when pulses at a predetermined period are no longer supplied from the output port P1 on the main side (1), a signal at r LI j level is output to connection point A. ) is a thing. Each slave side (21)...(2n) glue set terminal R is connected to the reset release power supply 17. is connected to the connection point of the dividing resistor Rlo, and further connected to this connection point is a clamp diode D2 and a capacitor C2.
」二記構成による動作を説明する。先ず電源投入により
電源電圧Ｖ。Ｃ（本例では２４ｖ）は急峻に立」二つ、
メイン側（１）とスレーブ側（２１）・・・（２ｎ）に
は所定の動作電圧■ゎわが供給されると共に、コンパレ
ータ（５）及び（６）にも必要な動作電圧が供給され且
つ夫々の（−）入力端子にはツェナーダイオード（７）
によるツェナー電圧ＶＺが印加される。一方Ａ点電位■
、はコンデンサＣＩ及び抵抗Ｒ１どの時定数により徐々
に上昇するためコンパレータ（５）（６）は夫々ｒ Ｌ
Ｊレベルの出力を生じている。したがってメイン側（
１）はりセント端子ＲがＦ−Ｌ ｊのためにリセットが
かかっている。そしてトランジスタ（８）はコア バ
− −ノζ （りＲＴＩとヲ力ピベ ｒ工、−） Ｃ１
ニ し２１Ｃ○ ■−Ｖ −ており、そのためスレーブ
側（２，）・・・（２ｏ）には電源Ｗは供給されておら
ずリセット端子１（がｌ−’ Ｌ Ｊのためリセットが
かかつている。しかしてＡ点電位■えの抵抗Ｒ２、Ｒ３
による分割電圧がツェナー電圧■２を越えるとコンパレ
ータ（５）の出力が１−■Ｉ」となつてメイン側（１）
のリセットが解除される。続℃・てＡ点■１位■の抵抗
Ｒ２・Ｒ３による分割電圧がツヱナー電圧■７を越える
とコンパレーク（６）の出力がｒ Ｊ−Ｉ ｊと１７Ｃ
す、トランジスタ（８）がＯＮして各スレーブ側（２，
）・・・（２ｎ）にリセット解除用電源隻が印加され、
抵抗Ｒ９とコンデンサＣ７による遅延時間後にｒＨＪレ
ベル（５■）力も供給されてリセットが解除される。し
たがってメイン側（１）がリセットを解除されてからプ
ログラムに沿って入出力ポートを初期状態にセットする
までの期間スレーブ側（２υ・・・（２゜）をリセット
状態にして℃・る。” The operation according to the second configuration will be explained. First, when the power is turned on, the power supply voltage V. C (24V in this example) stands steeply”2,
A predetermined operating voltage is supplied to the main side (1) and the slave side (21)...(2n), and the necessary operating voltage is also supplied to the comparators (5) and (6), respectively. Zener diode (7) is connected to the (-) input terminal of
A Zener voltage VZ is applied. On the other hand, the potential at point A■
, gradually rises depending on the time constant of capacitor CI and resistor R1, so comparators (5) and (6) are r L respectively.
It is producing J level output. Therefore, the main side (
1) The beam center terminal R is reset because it is F-Lj. And the transistor (8) is
- -ノζ (RTI and wo power pipe r engineering, -) C1
21C○ ■-V - Therefore, the power W is not supplied to the slave side (2,)...(2o), and the reset terminal 1 (l-' L J) is not reset. Therefore, the potential at point A and the resistances R2 and R3
When the divided voltage exceeds the Zener voltage ■2, the output of the comparator (5) becomes 1-■I'' and the main side (1)
The reset will be canceled. When the voltage divided by the resistors R2 and R3 at point A ■1 exceeds the zener voltage ■7, the output of the comparator (6) becomes r J-I j and 17C.
Then, the transistor (8) turns on and each slave side (2,
)...The reset release power supply is applied to (2n),
After a delay time caused by the resistor R9 and the capacitor C7, the rHJ level (5■) force is also supplied and the reset is released. Therefore, the slave side (2υ...(2°)) is kept in the reset state for a period from when the main side (1) is released from reset until the input/output ports are set to the initial state according to the program.
そしてメイン側（１）及びスレーブ側（２，）・・・（
２、）は各プログラムに沿って動作し必要に応じてメイ
ン側（１）は何れかのスレーブ側（２，）・・・（２ｏ
）と送受信用の２本の信号線により非同期式でシリアル
にデータの授受を行うが、スレーブ側（２、）・・・（
２ｎ）のプログラムが暴走しているとメイン側（１）が
データ転送モードを指定してもスレーブ側（２，）・・
・（２ｎ）はデータ転送モードとならない。このような
場合メイン側（１）は出力ボートＰ。より一定期間「Ｌ
」を出力してトランジスタ（８）をＯＦＦさせスレーブ
側（２，）・・・（２ｎ）への電源供給を停止してリセ
ットをかける。And the main side (1) and the slave side (2,)...(
2,) operates according to each program, and the main side (1) operates on either slave side (2,)...(2o
) and two signal lines for sending and receiving, data is sent and received serially in an asynchronous manner, but the slave side (2,)...(
If the program on 2n) runs out of control, even if the main side (1) specifies the data transfer mode, the slave side (2,)...
- (2n) is not in data transfer mode. In such a case, the main side (1) is the output boat P. For a certain period of time “L”
” is output to turn off the transistor (8), stop the power supply to the slave side (2,)...(2n), and reset the slave side (2,)...(2n).
その後メイン側（１）が出力ボート１）。をｒ ）Ｉ
Ｊとするとスレーブ側（２１）・・・（２ｎ）はプログ
ラムの初期番地より動作を始める。After that, the main side (1) is the output boat 1). r)I
If J, the slave side (21)...(2n) starts operation from the initial address of the program.
斯るスレーブ側（２１）・・・（２ｎ）の異常は、例え
ばメイン側（１）はデータ転送の準備を要求したにもか
かわらず応答が無いことで検出される。第２図はデータ
転送の一例を示す機能ブロック図であり、本例ではメイ
ン側（１）より何れかのスレーブ側（２）へデータを転
送するものである。同図に於いてメイン側（１）は、転
送データを記憶し且つ転送モードで転送準備信号ＲＤＹ
、を送信用端子Ｔｘ ＤＭを通し出力する送信制御装置
（９）と、転送データをシリアル変換しクロックパルス
発生回路（１０よりのクロックパルスＣＬ、に同期して
出力するシフトレジスタ０］）と、受信用端子ＲｘＤＭ
に接続されるタイマ装置０ηとを備えている。またスレ
ーブ側（２）は、受信用端子ＲｘＤＳへ導入される最初
のｒ Ｔ、 Ｊの信号でヒ、７）するフリップフロップ
回路０３と、フリップフロップ回路Ｑ］のセットにて一
定期間応答信号ＲＤＹ、を送信用端子’ｌ’ ｘ Ｄ
Ｓより出力するワンショット回路（＋４）、転送データ
をクロックパルス発生回路０１’ｅヨ’１のクロックパ
ルスＣＬ、に同期してサンプリングする１１−ンプリン
グ装置（１９とを備えている。第３図にメイン側送信用
端子ＴｘＤＭとスレーブ側送信用端子’Ｉ’ｘＤＳのフ
ォーマントを示して動作を説明する。Such an abnormality on the slave side (21)...(2n) is detected, for example, when the main side (1) receives no response even though it requests preparation for data transfer. FIG. 2 is a functional block diagram showing an example of data transfer, and in this example, data is transferred from the main side (1) to one of the slave sides (2). In the figure, the main side (1) stores transfer data and sends a transfer preparation signal RDY in transfer mode.
, a transmission control device (9) that outputs the data through the transmission terminal Tx DM, a clock pulse generation circuit that serially converts the transfer data (shift register 0 that outputs the data in synchronization with the clock pulse CL from 10), Reception terminal RxDM
The timer device 0η is connected to the timer device 0η. In addition, the slave side (2) receives the response signal RDY for a certain period of time with a set of flip-flop circuit 03 and flip-flop circuit Q which performs high response with the first r T, J signal introduced to the receiving terminal RxDS. , the terminal for transmitting 'L' x D
It is equipped with a one-shot circuit (+4) which outputs data from S, and an 11-sampling device (19) which samples the transfer data in synchronization with the clock pulse CL of the clock pulse generating circuit 01'e'1. The operation will be explained by showing the formants of the main side transmission terminal TxDM and the slave side transmission terminal 'I'xDS.
通常、各送受信用端子ＴｘＤＭ−Ｒｘｌ）Ｓ−ＴｘＤＳ
・ＲｘＤＭはマーク状態１−’ ＨＪにあるが、転送
モードで送信制御装置（９）は送信用端子ＴｘＤＭをＩ
Ｉ、ｌに１〜て転送準備信号Ｒ，ＤＹ、を出力する。し
たがってフリップフロップ回路Ｃｌ５ｊが転送準備信号
ＲＤＹ、を検出してセットし、ワンショット回路α引ま
一定期間送信用端子ＴｘＤＳをｒＬＪにして応答信号Ｒ
ＤＹ。Normally, each transmission/reception terminal TxDM-Rxl)S-TxDS
・RxDM is in mark state 1-'HJ, but in transfer mode, the transmission control device (9) sets the transmission terminal TxDM to I
Transfer preparation signals R and DY are output to I and l. Therefore, the flip-flop circuit Cl5j detects and sets the transfer preparation signal RDY, and the one-shot circuit α subtracts the transmission terminal TxDS to rLJ for a certain period of time to set the response signal R.
D.Y.
を出力する。一方送信制御装置（９）は転送データをシ
フトレジスタθ１）にセットしており、受信用端子Ｊｌ
ｘＤＭの［１１」から「Ｌ」の立下りによりクロックパ
ルス発生回路ＱＯが動作し、クロックパルスＣ１，、Ｋ
同期してシフトレジスタ（ロ）はシフトして転送データ
を送信用端子ＴｘＤＭより順次出力する。Output. On the other hand, the transmission control device (9) sets the transfer data in the shift register θ1), and the reception terminal Jl
The clock pulse generation circuit QO operates due to the falling of xDM from [11] to "L", and clock pulses C1, , K
In synchronization, the shift register (b) shifts and sequentially outputs the transfer data from the transmission terminal TxDM.
本例で転送データは１ビツトのスクートビノトｒ Ｌ
ｊと８ピツトのデータキャラクタと２ビツトのストップ
ビット１−Ｉ−Ｉ ｊとから成り、そのためクロックパ
ルス発生回路αＱは１１個のりｒコックパルスＣＬ、を
出力するよう構成されている。そしてサンプリング装置
α０はフリップフロップ回路ａ３のセントにて動作する
クロックパルス発生回路０時のクロックパルスＣＬ２に
同期して転送データをサンプリングし、１１ビツトの転
送データのサンプリングを終了するとフリップフロップ
回路叫をリセットしてデータ転送を終了する。しかしな
がらメイン側（１）が転送準備信号ＲＤＹ、を出力した
にもかかわらずスレーブ側（２）より応答信号ＲＤＹ２
か一定期間内に入力されないとタイマ装置（６）は異常
検知信号を出力するものである。またメイン側（１）が
スレーブ側（２）からのデータ転送を指定したにもかか
わらずスレーブ側（２）より応答信号若しくはデータ転
送を示すコードデータが送信されない場合にメイン側（
１）はスレーブ側（２）の異常を判定する。In this example, the transferred data is a 1-bit ScootBinotorL
The clock pulse generating circuit .alpha.Q is configured to output 11 clock pulses CL. Then, the sampling device α0 samples the transfer data in synchronization with the clock pulse CL2 of the clock pulse generation circuit 0 operating at the cent of the flip-flop circuit a3, and when the sampling of the 11-bit transfer data is finished, the flip-flop circuit starts screaming. Reset to end data transfer. However, even though the main side (1) outputs the transfer preparation signal RDY, the slave side (2) outputs the response signal RDY2.
The timer device (6) outputs an abnormality detection signal if the signal is not input within a certain period of time. Also, if the main side (1) specifies data transfer from the slave side (2) but no response signal or code data indicating data transfer is sent from the slave side (2), the main side (
1) determines whether there is an abnormality on the slave side (2).
またメイン側（１）自身に異変が生じるとウオノチｌ・
ノブタイマ回路（３）より一定期間１’−Ｌ Ｊのりセ
ント信号が生じ、Ａ点電位へへの抵抗Ｒ２、Ｒ３による
分割電圧及び抵抗也、Ｒ６による分割電圧が夫々ツェナ
ー電圧■２を割るためにコンパレータ（５）及び（０）
は「Ｌ」を出力する。したがって一定期間メイン側（１
）はリセット状態となると共に、スレーブ側（２，）・
・・（２ｏ）にはりセント解除用電源ｖＲの供給が停止
される。そしてリセット信号の終了にてメイン側（１）
はプログラムの初期番地より処理を開始し、スレーブ側
（２Ｉ）・・・（２ｏ）も再び電源ｖＲが給電されてコ
ンデンサＣ２及び抵抗Ｒ，によるリセット期間経過後、
プログラムの初期番地より処理を開始する。Also, if something unusual happens to the main side (1) itself,
A 1'-LJ slope signal is generated from the knob timer circuit (3) for a certain period of time, and the voltage divided by the resistors R2 and R3 to the potential at point A and the divided voltage by the resistors R6 and 2 divide the Zener voltage 2, respectively. Comparators (5) and (0)
outputs "L". Therefore, the main side (1
) enters the reset state, and the slave side (2,) and
...(2o) The supply of the power supply vR for canceling the cent charge is stopped. Then, at the end of the reset signal, the main side (1)
starts processing from the initial address of the program, and the slave side (2I)...(2o) is also supplied with power supply vR again and after the reset period by capacitor C2 and resistor R has elapsed,
Processing starts from the initial address of the program.
（へ）効果
本発明に依ると、メイン側マイクロコンビーータに対し
て各端末毎に複数のスレーブ側マイクロコンビュークを
備えたシステムに於いて、リセットもメイン側の主導に
て達成するためにスレーブ１！！Ｉに夫々異常検出手段
が設ける必要がなくシステムが安価となる。そしてメイ
ン側の異常時には、メインｉｔｔ、＋１にのみ設けた異
常検出手段にてリセット解除用電源のスレーブ側への供
給を停止するためにスレーブ側に確実にリセットをかけ
ることができる。(F) Effect According to the present invention, in a system including a plurality of slave-side microcontrollers for each terminal with respect to the main-side microcontroller, resetting can also be achieved under the initiative of the main-side microcontroller. Slave 1! ! It is not necessary to provide an abnormality detection means for each of I, and the system becomes inexpensive. When an abnormality occurs on the main side, the abnormality detection means provided only in the main itt and +1 stops supplying the reset release power to the slave side, so that the slave side can be reliably reset.
第１図は本発明に依る回路例を示す図、第２図はメイン
側よりスレーブ側へデータ転送する場合の機能ブロック
図、第３図はメイン側よりスレーブ側へデータ転送する
場合の各送信用端子ＴｘＤＭ及びＴｘＤＳのフォーマン
トを示す図である。
（１）・・・メイン側マイクロコンヒエータ、（２１）
〜（２ｎ）・・・スレーフ側マイクロコンピュータ、（
３）・・・異常検出手段。Fig. 1 is a diagram showing an example of a circuit according to the present invention, Fig. 2 is a functional block diagram when data is transferred from the main side to the slave side, and Fig. 3 is a diagram showing each transmission when data is transferred from the main side to the slave side. It is a figure which shows the formant of reliable terminal TxDM and TxDS. (1) Main side micro conhiator, (21)
~(2n)...Slave side microcomputer, (
3)...Anomaly detection means.
Claims (1)
ロコンピュータと各端末での処理を実行するスレーブ側
マイクロコンピュータとを備えたシステムに於いて、リ
セット解除用電源の印加により前記スレーブ側マイクロ
コンピュータはリセットを解除するよう構成すると共に
、前記メイン側マイクロコンビーータの異常を検出する
手段を設け、且つ前記メイン側マイクロコンビーータは
データ転送モードの指定にもかかわらず前記スレーブ側
マイクロコンピュータがデータ転送モードとｌｔらない
と該スレーブ側マイクロコンピュータを異常と判定する
機能を設け、前記メイン側マイクロコンピュータ或いは
前記スレーブ側マイクロコンビーータの異常検出により
所定期間前記スレーブ側マイクロコンビーータへの前記
リセット解除用電源の印加を停止するリセット方式。1. In a system equipped with a main microcomputer that centrally controls the entire system and a slave microcomputer that executes processing at each terminal, the slave microcomputer is reset by applying reset canceling power. and a means for detecting an abnormality in the main side microcomputer is provided, and the main side microcomputer is configured such that the slave side microcomputer does not transfer data despite the data transfer mode specified. A function is provided that determines that the slave side microcomputer is abnormal if the main side microcomputer or the slave side microconbeater is not reset for a predetermined period of time. A reset method that stops the application of power for release.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57189662A JPS5979326A (en) | 1982-10-27 | 1982-10-27 | Resetting system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57189662A JPS5979326A (en) | 1982-10-27 | 1982-10-27 | Resetting system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5979326A true JPS5979326A (en) | 1984-05-08 |
Family
ID=16245069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57189662A Pending JPS5979326A (en) | 1982-10-27 | 1982-10-27 | Resetting system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5979326A (en) |
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