JPS5972210A - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JPS5972210A JPS5972210A JP57182317A JP18231782A JPS5972210A JP S5972210 A JPS5972210 A JP S5972210A JP 57182317 A JP57182317 A JP 57182317A JP 18231782 A JP18231782 A JP 18231782A JP S5972210 A JPS5972210 A JP S5972210A
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- terminal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3069—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output
- H03F3/3076—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output with symmetrical driving of the end stage
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- Engineering & Computer Science (AREA)
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- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は差動増幅回路に関するものであり、特にバイポ
ーラあるいはＭＩＳモノリシック集積回路でｒり成する
超高利得の差動増幅回路に関するものである。
ーラあるいはＭＩＳモノリシック集積回路でｒり成する
超高利得の差動増幅回路に関するものである。
従来、モノリシック集積回路の発展にょシ、差動増幅回
路の構成として種々の回路手段が提示されて来ている。
路の構成として種々の回路手段が提示されて来ている。
しかし、従来回路では差動増幅回路１段当りに得られる
増幅率（利得）は約４０〜６０ ｄＢである。一方、今
日、例えば超高精度Ａ／Ｄ変換器に使用される比較回路
として、その初段増幅回路としてこれまで得られている
ものよりも格段と利得の大きなもの（例えば１００ ｄ
Ｂ以上）が必要になってきている。更にそれらのものを
モノリシック集積回路特ＫＭＩ８モノリシック集積回路
で形成できることが強く望まれている。
増幅率（利得）は約４０〜６０ ｄＢである。一方、今
日、例えば超高精度Ａ／Ｄ変換器に使用される比較回路
として、その初段増幅回路としてこれまで得られている
ものよりも格段と利得の大きなもの（例えば１００ ｄ
Ｂ以上）が必要になってきている。更にそれらのものを
モノリシック集積回路特ＫＭＩ８モノリシック集積回路
で形成できることが強く望まれている。
本発明の目的は、か＼る要求を満足するところの超高利
得を有する差動増幅回路を提供することにあり、更にモ
ノリシック集着回路特にＭＩ８モノリシック集積回路で
形成され、差動１段増幅回路で１００ ｄＩ（以上の利
得を有する超高利得差動増幅回路を提供することにある
。
得を有する差動増幅回路を提供することにあり、更にモ
ノリシック集着回路特にＭＩ８モノリシック集積回路で
形成され、差動１段増幅回路で１００ ｄＩ（以上の利
得を有する超高利得差動増幅回路を提供することにある
。
本発明の回路は、出力端子と、第１．第２の差動入力端
子と、第１．第２のトランジスタで構成された差動入力
トランジスタ対と、前記第１．第２の入力端子を各々前
記第１．第２のトランジスタの制御入力へ導く回路接続
と、共通接続された前記第１．第２のトランジスタの入
力端子を定電流源回路を介して第１の電源端子へ導く回
路接続と、前記第１のトランジスタの出力端子を第１の
電流反転回路へ導く回路接続と、該第１の電流反転回路
の出力を第１の電流ホロワ回路へ導く回路接続と、前記
第２のトランジスタの出力端子を第２の電流反転回路へ
導く回路接続と、前Ｓ己第２の電流反転回路の出力を第
２の電流ホロワ回路の入力へ導く回路接続と、前記第１
の電流ホロワ回路の出力を第３の電流反転回路の入力へ
導く回路接１、院と、該第３の電流反転回路の出力を第
３の電流ホロワ回路の入力へ導く回路接続と、該第３の
電流ホロワ回路の出力とを共に前記出力端子へ導く回路
接続とを含むことからなっている。
子と、第１．第２のトランジスタで構成された差動入力
トランジスタ対と、前記第１．第２の入力端子を各々前
記第１．第２のトランジスタの制御入力へ導く回路接続
と、共通接続された前記第１．第２のトランジスタの入
力端子を定電流源回路を介して第１の電源端子へ導く回
路接続と、前記第１のトランジスタの出力端子を第１の
電流反転回路へ導く回路接続と、該第１の電流反転回路
の出力を第１の電流ホロワ回路へ導く回路接続と、前記
第２のトランジスタの出力端子を第２の電流反転回路へ
導く回路接続と、前Ｓ己第２の電流反転回路の出力を第
２の電流ホロワ回路の入力へ導く回路接続と、前記第１
の電流ホロワ回路の出力を第３の電流反転回路の入力へ
導く回路接１、院と、該第３の電流反転回路の出力を第
３の電流ホロワ回路の入力へ導く回路接続と、該第３の
電流ホロワ回路の出力とを共に前記出力端子へ導く回路
接続とを含むことからなっている。
以下本発明について図面を参照して詳細に説明する。
本発明では電流反転回路と電流ホロワ回路により達成さ
れる非常に高いインピーダンスを有する電流源回路が利
得向上のための基本となっている。
れる非常に高いインピーダンスを有する電流源回路が利
得向上のための基本となっている。
本発明に使用される電流ホロワ回路を用いた電流源回路
の出力インピーダンスの向上については、本発明者が先
に出願した特開昭５６−７２５０７（５Ｇ、６．１Ｇ、
）に詳細が示されている。
の出力インピーダンスの向上については、本発明者が先
に出願した特開昭５６−７２５０７（５Ｇ、６．１Ｇ、
）に詳細が示されている。
以下図面に従って本発明の構成、動作原理、及び実施例
について説明する。
について説明する。
第１図は本発明の構成を示すブロック図である。
１．２は第１．第２の電源端子、３，４は第１゜第２の
入力端子、５は出力端子である。６は差動入力トランジ
スタ対でありその制御端子は各々入接続されている。又
、トランジスタ対６の第１のトランジスタの出力端子は
第１の電流反転回路８の入力に接続され、第２のトラン
ジスタの出力端子は第２の電流反転回路１００入力に接
続されている。ここで、トランジスタの制御端子は例え
ばベース又はゲート、入力端子はエミッタ又はソース、
出力端子はコレクタ又はドレインを示している。
入力端子、５は出力端子である。６は差動入力トランジ
スタ対でありその制御端子は各々入接続されている。又
、トランジスタ対６の第１のトランジスタの出力端子は
第１の電流反転回路８の入力に接続され、第２のトラン
ジスタの出力端子は第２の電流反転回路１００入力に接
続されている。ここで、トランジスタの制御端子は例え
ばベース又はゲート、入力端子はエミッタ又はソース、
出力端子はコレクタ又はドレインを示している。
第１の電流反転回路８は、第２の電源源子２へ接続され
ると共に、その出力は第１の電流ホロワ回路９を介して
第３の電流反転回路１２０入力に接続される。
ると共に、その出力は第１の電流ホロワ回路９を介して
第３の電流反転回路１２０入力に接続される。
又、第２の電流反転回路１０は、第２の電源端子２に接
続されると共に、その出力は第２の電流ホロワ回路、１
１を介して出力端子５へ接続され、又、第３の電流反転
回路１２は第１の電源端子１へ接続されると共に、その
出力は第３の電流ホロワ回路１３を介して出力端子５へ
接続されている。
続されると共に、その出力は第２の電流ホロワ回路、１
１を介して出力端子５へ接続され、又、第３の電流反転
回路１２は第１の電源端子１へ接続されると共に、その
出力は第３の電流ホロワ回路１３を介して出力端子５へ
接続されている。
電流反転回路は一般にトランジスタ対により構成する事
ができ、その出力トランジスタと電流ホロワ回路により
非常に高い出力インピーダンスを有する電流源回路を構
成する事ができる。
ができ、その出力トランジスタと電流ホロワ回路により
非常に高い出力インピーダンスを有する電流源回路を構
成する事ができる。
したがって、出力端子５での出力インピーダンスは非常
に高く、差動入力トランジスタのトランスコンダクタン
スと出力インピーダンスの積で決まるとの差動増幅段の
利得は著しく高くなる。
に高く、差動入力トランジスタのトランスコンダクタン
スと出力インピーダンスの積で決まるとの差動増幅段の
利得は著しく高くなる。
なお実際に出力に負荷が接続される場合には、ソースホ
ロワ回路等のバッファを介する事によシ出力端子５のイ
ンピーダンスを低下させる事々く負荷を接続する事がで
きる。
ロワ回路等のバッファを介する事によシ出力端子５のイ
ンピーダンスを低下させる事々く負荷を接続する事がで
きる。
次に、特開昭５６−７２５０７により本発明者が先に出
願した電流ホロワ回路を用いた電流源回路の動作原理に
ついて説明する。
願した電流ホロワ回路を用いた電流源回路の動作原理に
ついて説明する。
第２図（４）は単体のＦＥＴ３０を増幅素子として用い
た電流源の一例であり、その簡略な等両回路を同図■に
示す。Ｆｌｉ！ｉＴ ３０のソース３１とゲート３２間
はバイアス電圧源１５でバイアスされドレイン３３から
定電流出力が得られる。第３図（至）Ｋ示す等両回路は
電流源３４と出力抵抗３５から構成される。ゲートバイ
アス電圧をＶＧ１％ＦＥＴ３０のトランスコンダクタン
スをｇｍとすると電流源３４の値はｇｍ ” ＶＧＩと
なり、よってドレイン端子からの出力電流工。は Ｉｏ ” ｇｍｌ・ＶＧＩ ＋ＶＯ／ｒ＊ となる。
た電流源の一例であり、その簡略な等両回路を同図■に
示す。Ｆｌｉ！ｉＴ ３０のソース３１とゲート３２間
はバイアス電圧源１５でバイアスされドレイン３３から
定電流出力が得られる。第３図（至）Ｋ示す等両回路は
電流源３４と出力抵抗３５から構成される。ゲートバイ
アス電圧をＶＧ１％ＦＥＴ３０のトランスコンダクタン
スをｇｍとすると電流源３４の値はｇｍ ” ＶＧＩと
なり、よってドレイン端子からの出力電流工。は Ｉｏ ” ｇｍｌ・ＶＧＩ ＋ＶＯ／ｒ＊ となる。
ことでｒ。は出力抵抗３５の抵抗値でありＶ。はドレイ
ン３３の電位である。この従来例の出力コンダクタンス
（θ工。、、１ａｖｏ ）はａ工０／ａＶｏ＝１／ｒ０
となる。
ン３３の電位である。この従来例の出力コンダクタンス
（θ工。、、１ａｖｏ ）はａ工０／ａＶｏ＝１／ｒ０
となる。
第２図（Ｏは第２図囚の回路にゲート接地ＦＢ’Ｉ’４
０を付加した電流源回路である。第２図（６）の簡略な
等両回路を第２図（ト）に示す。ゲート接地ＦＩＴ４０
のゲートは端子４２を介して第２のバイアス電圧源１６
へ接続され、Ｆ Ｊ） Ｔ ４０のソースは端子４１を
介してＦｌｉＴ ３０のドレインｌ＼接続され、ＦＥＴ
４０のドレインは出力端子４３へ接続さｉしている。第
２図０１の憎：両回路ではＦＥ’Ｊ’４０は電 ′流源
４４と出力抵抗４５の並列接続とで表わされている。電
流源４４の値はｇｍ（−Ｖｌ）である。ここでＶ、は端
子４１の電位である。この回路に於てＦＩＳＴ ３０及
びＦＥＴ４０のトランスコンダクタンス及び出力抵抗を
共１ｃ ｇｍとｒ。と仮定すると、出力端子４３からの
出力電流は Ｉｏ＝（Ｖｏ Ｖｌ）／’ｒ６ ｇ＋ｎ’Ｖ＋とな
る。Ｖｏは出力端子４３の電位である。この従来例の出
力コンダクタンスは と外シ、（ｇｍｒｏ）倍だけ改善されている。
０を付加した電流源回路である。第２図（６）の簡略な
等両回路を第２図（ト）に示す。ゲート接地ＦＩＴ４０
のゲートは端子４２を介して第２のバイアス電圧源１６
へ接続され、Ｆ Ｊ） Ｔ ４０のソースは端子４１を
介してＦｌｉＴ ３０のドレインｌ＼接続され、ＦＥＴ
４０のドレインは出力端子４３へ接続さｉしている。第
２図０１の憎：両回路ではＦＥ’Ｊ’４０は電 ′流源
４４と出力抵抗４５の並列接続とで表わされている。電
流源４４の値はｇｍ（−Ｖｌ）である。ここでＶ、は端
子４１の電位である。この回路に於てＦＩＳＴ ３０及
びＦＥＴ４０のトランスコンダクタンス及び出力抵抗を
共１ｃ ｇｍとｒ。と仮定すると、出力端子４３からの
出力電流は Ｉｏ＝（Ｖｏ Ｖｌ）／’ｒ６ ｇ＋ｎ’Ｖ＋とな
る。Ｖｏは出力端子４３の電位である。この従来例の出
力コンダクタンスは と外シ、（ｇｍｒｏ）倍だけ改善されている。
一方、第２図（ト）は湯用彰氏により発明され本出願人
よシ出願された特開昭５１−２３６４５号公報に開示さ
れている電流源である。Ｔ１は負荷ＭＯＢであり、Ｔ、
は昭勤段であり、’ｉ’、 ｌ Ｔ２が反転回路を構成
する。μ〉１とすると、との従来例の電流源の出力コン
ダクタンスは となシ、第２図（４）の回路に比してμ倍だけ改善され
ている。
よシ出願された特開昭５１−２３６４５号公報に開示さ
れている電流源である。Ｔ１は負荷ＭＯＢであり、Ｔ、
は昭勤段であり、’ｉ’、 ｌ Ｔ２が反転回路を構成
する。μ〉１とすると、との従来例の電流源の出力コン
ダクタンスは となシ、第２図（４）の回路に比してμ倍だけ改善され
ている。
第２図（ト）は本発明に使用する電流ホロワ型の回路で
あり％ＦＥＴ３０のゲート３２を介してバイアス電圧源
１５によりバイアスされている。５０は論理集積回路で
構成された反転回路であり、その出力は１ｌｌＥＴ４０
のゲート４２へ導かれている。
あり％ＦＥＴ３０のゲート３２を介してバイアス電圧源
１５によりバイアスされている。５０は論理集積回路で
構成された反転回路であり、その出力は１ｌｌＥＴ４０
のゲート４２へ導かれている。
第２図（０の等両回路は第２図（ト）と同等であるが、
電流源５５は（−μ）・ｇｍ （−Ｖｌ ）なる値を有
する。（−μ）は上記反転回路の利得である。このとき
、端子４３かもの出力電流工。は ■。−（Ｖｏ ｖｌ ）／ｒｏ＋μ・ｇｍ”Ｖｒとな
る。この電流源回路での出力コンダクタンスはとなり、
いずれの他の回路に比してもさらにμ倍 、又はｇｍ
ｒｏ倍の改善がなされている。
電流源５５は（−μ）・ｇｍ （−Ｖｌ ）なる値を有
する。（−μ）は上記反転回路の利得である。このとき
、端子４３かもの出力電流工。は ■。−（Ｖｏ ｖｌ ）／ｒｏ＋μ・ｇｍ”Ｖｒとな
る。この電流源回路での出力コンダクタンスはとなり、
いずれの他の回路に比してもさらにμ倍 、又はｇｍ
ｒｏ倍の改善がなされている。
次に１この第１図の回路の利得を求めることにする。
差動入力トランジスタの相互コンダクタンスもｇｍであ
るとすると、差動入力電圧ｖＤにより差動入力トランジ
スタ対６が出力する電流ＩＯＤは、ＩＯＤ ” ｇｍＶ
ＤとなるＯ 差動入力トランジスタ対６から電流反転回路８゜流が流
れる。ずなわちＩＯＤ ＝（ト）’ｇｍＶＤ （−１
２ ｇｍＶＤ ） ＝ ｇｍＶＤである。電流反転回路８，
１０゜１２での利得も損失もないと仮定すると、出力端
１１ 子５では（−ｔ）ｇｍＶｎ及び（−）（２ｇｍＶＤ）な
る電流が加算されＩＯＤ ” ｇｍＶＤなる電流が出力
される。
るとすると、差動入力電圧ｖＤにより差動入力トランジ
スタ対６が出力する電流ＩＯＤは、ＩＯＤ ” ｇｍＶ
ＤとなるＯ 差動入力トランジスタ対６から電流反転回路８゜流が流
れる。ずなわちＩＯＤ ＝（ト）’ｇｍＶＤ （−１
２ ｇｍＶＤ ） ＝ ｇｍＶＤである。電流反転回路８，
１０゜１２での利得も損失もないと仮定すると、出力端
１１ 子５では（−ｔ）ｇｍＶｎ及び（−）（２ｇｍＶＤ）な
る電流が加算されＩＯＤ ” ｇｍＶＤなる電流が出力
される。
出力端子５から見込むインピーダンスは電流ホロワ回路
１１．１３の出力インピーダンスの並列回路とみなす事
が出来る。したがって、各々の出力インピーダンスは、
μ―（ｇｍ＠ｒ６）・ｒｏ （出力コンダクタンスの逆
数）となる。したがって、出力端子５に発生する出力電
圧ＶＯは となる。しだがって、この差動増幅回路の利得ＡＤは 従来構成の差動増幅回路では一般的に前述の第２図（４
）に示す電流源回路を用いているので、ＡＴ）−ｇｍ
ｒｏ なる利得が得られる事が公知となっている。
１１．１３の出力インピーダンスの並列回路とみなす事
が出来る。したがって、各々の出力インピーダンスは、
μ―（ｇｍ＠ｒ６）・ｒｏ （出力コンダクタンスの逆
数）となる。したがって、出力端子５に発生する出力電
圧ＶＯは となる。しだがって、この差動増幅回路の利得ＡＤは 従来構成の差動増幅回路では一般的に前述の第２図（４
）に示す電流源回路を用いているので、ＡＴ）−ｇｍ
ｒｏ なる利得が得られる事が公知となっている。
したがって、本発明の差動増幅回路では、了（ｇｍ ｒ
ｏ ）倍だけの改善が外されている事になる。
ｏ ）倍だけの改善が外されている事になる。
ｇｍ ｒｏＯ値は−・般的に４０〜６０ ｄＢが得られ
る。
る。
又μは１０〜４５ ｄＢ程度がモノリシック集積回路に
於いて実現される。
於いて実現される。
したがって、以上の原理に基づいて構成された本発明の
第１図に示す差動増幅回路は、この一段増幅構成で理論
的に１２０ｄＢ稈度の直流利得を有することになる。こ
の値は従来一般的に知られている差動増幅回路一段で得
られる利得４０〜６０ｄＢに対して少くとも６０ ｄＥ
という大きな改善が得られる事になる。
第１図に示す差動増幅回路は、この一段増幅構成で理論
的に１２０ｄＢ稈度の直流利得を有することになる。こ
の値は従来一般的に知られている差動増幅回路一段で得
られる利得４０〜６０ｄＢに対して少くとも６０ ｄＥ
という大きな改善が得られる事になる。
第３図は本発明の具体的な一実施例を示す回路図であシ
、第１図との共通部分には同一番号を付しである。又、
この実施例は本発明の構成を０Ｍ０８（相補型ＭＯ８）
ランジスタ）を用いて実施している。
、第１図との共通部分には同一番号を付しである。又、
この実施例は本発明の構成を０Ｍ０８（相補型ＭＯ８）
ランジスタ）を用いて実施している。
１０１．１０２は各々第１．第２のＦＥＴであ流源７へ
接続され差動入力トランジスタ対６を構成している。
接続され差動入力トランジスタ対６を構成している。
第１の電流反転回路８はダイオード接続され九Ｆ、ＥＴ
１０３と、ＰＥＴ １０３とゲート及びソースが各々
共通接続されたＦＥＴ １０４とで構成される。
１０３と、ＰＥＴ １０３とゲート及びソースが各々
共通接続されたＦＥＴ １０４とで構成される。
又第１の電流ホロワ回路９は、ＦＥ’ｌ’１０８と反転
増幅器１０７とで構成される０ 第２．第３の電流反転回路１０．１２及び第２゜第３の
電流ホロワ回路１１．１３も同様に構成されている。
増幅器１０７とで構成される０ 第２．第３の電流反転回路１０．１２及び第２゜第３の
電流ホロワ回路１１．１３も同様に構成されている。
第３図の実施例では、ＦＥＴｌ０Ｉ、１０２゜１１１．
１１２及び１１３はＮチャンネルＦＥＴであり、他のＦ
Ｅ’Ｉ’はＰチャンネルＦＥＴである。
１１２及び１１３はＮチャンネルＦＥＴであり、他のＦ
Ｅ’Ｉ’はＰチャンネルＦＥＴである。
なお、全てのＦＥＴを各々反対導電型としだ回路構成も
また可能である。
また可能である。
端子３，４への差動入力に対し、ＦＥＴ １０１ 。
１０２は電圧電流変換するトランスコンダクタンス増幅
器としで動作し、第１〜第３の電流反転回路ｓ、ｉｏ、
１２及び第１〜第３の電流ホロワ回路９，１１．１３を
介し出力端子５においてシングルエンド出力として取り
出される。この出力端子５での出力インピーダンスが前
述のように非常に高いので結果として非常に高い電圧利
得が得られる。
器としで動作し、第１〜第３の電流反転回路ｓ、ｉｏ、
１２及び第１〜第３の電流ホロワ回路９，１１．１３を
介し出力端子５においてシングルエンド出力として取り
出される。この出力端子５での出力インピーダンスが前
述のように非常に高いので結果として非常に高い電圧利
得が得られる。
第４図は第３図の実施例に対し、入力インピーダンスの
高い出力反転増幅回路１６０を・付加し、演算増幅回路
を＄７’ｌ成した実施例の回路図である。
高い出力反転増幅回路１６０を・付加し、演算増幅回路
を＄７’ｌ成した実施例の回路図である。
出力反転増幅回路１６０の入力は本発明の超高利得差動
増幅回路の出力端子５に接続されている。
増幅回路の出力端子５に接続されている。
出力反転増幅回路１６０はＦＢ’ｌ’ １６１とｌＴ１
６２と周波数補償容ｆｔ１６３とで構成され、その出力
は演算増幅回路の出力端子１６４となっている。
６２と周波数補償容ｆｔ１６３とで構成され、その出力
は演算増幅回路の出力端子１６４となっている。
又第３図における電流ホロワ回路として使用される反転
増幅回路１０７，１．１０，１１４はそれぞれＦＴｆｌ
Ｔ１５０，１５１，１５２，１５３゜１５４．１５５で
構成されている。
増幅回路１０７，１．１０，１１４はそれぞれＦＴｆｌ
Ｔ１５０，１５１，１５２，１５３゜１５４．１５５で
構成されている。
こ＼でＦ１？１Ｔ１５１，１．５３，１５４，１６２は
ＮチャンネルＦＥＴ％Ｆ ＴＩ Ｔ １５０ 、 １５
２ 。
ＮチャンネルＦＥＴ％Ｆ ＴＩ Ｔ １５０ 、 １５
２ 。
１５５．１６１はＰチャンネルＦＥＴである。
この演算増幅回路の直流利得は約１５０ ｄｌｌが得ら
れ、出力反転増幅回路の利得が２０〜３０ｄ：ｆ３程度
であるので、差動増幅段での利得は１２０ｄＢ程度とな
り前述の理論値と良く一致している。
れ、出力反転増幅回路の利得が２０〜３０ｄ：ｆ３程度
であるので、差動増幅段での利得は１２０ｄＢ程度とな
り前述の理論値と良く一致している。
第５図はバイポーラトランジスタで本発明の構成を実施
した例である。
した例である。
ＮチャンネルＦＥＴはＮＰＮ）ランジスタに、Ｐチャン
ネルＦＥＴはＰＮＰ ）ランジスタに置換＼ られており、第４図との共通部分には同一番号を付しで
ある。
ネルＦＥＴはＰＮＰ ）ランジスタに置換＼ られており、第４図との共通部分には同一番号を付しで
ある。
との構成の差動増幅回路の出力端子５にダーリントン接
続されたエミッタホロワ回路あるいは最近のバイポーラ
集積回路で実現できる接合ＦＥ’ｌ”を用いたバッファ
ｌ増幅器を付加する事により出力端子５のインピーダン
スを高く保つ事ができる。
続されたエミッタホロワ回路あるいは最近のバイポーラ
集積回路で実現できる接合ＦＥ’ｌ”を用いたバッファ
ｌ増幅器を付加する事により出力端子５のインピーダン
スを高く保つ事ができる。
このよう外オーク族によりバイポーラ集積回路において
もとの差動増１ｆ＋、Ｔ回路１段で１２０ｄＢ程度の利
得が得られる。
もとの差動増１ｆ＋、Ｔ回路１段で１２０ｄＢ程度の利
得が得られる。
以上詳細に説明した通り本発明の差動増幅回路は、非常
に高いインピーダンスを有する電流ホロワ回路を用いた
電流源回路を溝底要素としているので、１段の増幅で１
２０ ｄＩ３程度の超高利得が得られ、従来例に比して
２〜３桁という大幅な改善が得られる。
に高いインピーダンスを有する電流ホロワ回路を用いた
電流源回路を溝底要素としているので、１段の増幅で１
２０ ｄＩ３程度の超高利得が得られ、従来例に比して
２〜３桁という大幅な改善が得られる。
叉、本発明の応用例としては、まず出力にホロワ回路を
付加したイ苫成により、周波数補償容量を必要としない
一段構成の高帯域高利得演算増幅器が達成できる。
付加したイ苫成により、周波数補償容量を必要としない
一段構成の高帯域高利得演算増幅器が達成できる。
また他の応用例として、出力インバータ回路を付加した
超高利得演算増幅器が構成でき、精度の良い積分器が達
成できる。この積分器は例えば高精度積分型Ａ／′Ｄ変
換器に応用できる。
超高利得演算増幅器が構成でき、精度の良い積分器が達
成できる。この積分器は例えば高精度積分型Ａ／′Ｄ変
換器に応用できる。
さらに、また他の応用例として、本発明を比較器に応用
した場合には、初段の利得が著しく高く又帯域も広いか
ら微小差動入力信号に対する高速応答が可能となる。
した場合には、初段の利得が著しく高く又帯域も広いか
ら微小差動入力信号に対する高速応答が可能となる。
このように本発明は、アナログ信号を取り扱う技術分野
における大きな技術進歩に貢献できうるものでその効果
は大である。
における大きな技術進歩に貢献できうるものでその効果
は大である。
Ｍ１図は本発明の構成を示すブロック図、第２図は本発
明に使用される電流源回路の動作原理面。 第３図は本発明の一実施例を示す回路図、第４図及び第
５図はそれぞれ本発明の他の実施例を示す回路図である
。 １．２・・・・・・電源端子、３，４・・・・・・入力
端子、５゜１６４・・・・・・出力端子、６・・・・・
・差動入力トランジスタ対、７・・・・シー流源、８，
１０．１２・・・・・・電流反転回路、９，１１．１３
・・・・・・電流ホロワ回路、１５・・・・・・バイア
ス電圧源、３１．４３・・・・・・端子、５０．１０７
．”１１０，１１４，１６０・・・・・・反転増幅回路
、３０，４０，１０１〜１０６，１０８゜１１１〜１１
３，１５０〜１５５，１６１，１６２・・・・・・トラ
ンジスタ、１６３・・・・・・容量。 （Ａ） （Ｂ） （Ｃ） とｌ））
（ｚ＝ジとＦ、）
ど４２ノ８２図
明に使用される電流源回路の動作原理面。 第３図は本発明の一実施例を示す回路図、第４図及び第
５図はそれぞれ本発明の他の実施例を示す回路図である
。 １．２・・・・・・電源端子、３，４・・・・・・入力
端子、５゜１６４・・・・・・出力端子、６・・・・・
・差動入力トランジスタ対、７・・・・シー流源、８，
１０．１２・・・・・・電流反転回路、９，１１．１３
・・・・・・電流ホロワ回路、１５・・・・・・バイア
ス電圧源、３１．４３・・・・・・端子、５０．１０７
．”１１０，１１４，１６０・・・・・・反転増幅回路
、３０，４０，１０１〜１０６，１０８゜１１１〜１１
３，１５０〜１５５，１６１，１６２・・・・・・トラ
ンジスタ、１６３・・・・・・容量。 （Ａ） （Ｂ） （Ｃ） とｌ））
（ｚ＝ジとＦ、）
ど４２ノ８２図
Claims (2)
- （１）出力端子と、第１．第２の差動入力端子と、第１
．第２のトランジスタで構成された差動入力トランジス
タ対と、前記第１．第２の入力端子を各々前記第１．第
２のトランジスタの制御入力へ導く回路接続と、共通接
続された前記第１．第２のトランジスタの入力端子を定
電流源回路を介して第１の電源端子へ導く回路接続と、
前記第１のトランジスタの出力端子を第１の電流反転回
路へ導く回路接続と、該第１の電流反転回路の出力を第
１の電流）ロワ回路へ導く回路接続と、前記第２のトラ
ンジスタの出力端子を第２の電流反転回路へ導く回路接
続と、前記第２の電流反転回路の出力を第２の電流ホロ
ワ回路の入力へ導く回路接続と、前記第１の電流ホロワ
回路の出力を第３の電流反転回路の入力へ導く回路接続
と、該第３の電流反転回路の出力を第３の電流ホロワ回
路の入力へ導°く回路接続と、該第３の電流ホロワ回路
の出力と前記第２の電流ホロワ回路の出力とを共に前記
出力端子へ導く回路接続とを含むことを特徴とする差動
増幅回路回路。 - （２）前記電流ホロワ回路が、トランジスタと反転増幅
回路とで構成され前記電流ホロワ回路の入力端子には前
記トランジスタの入力端子と前記反転増幅回路の入力と
が接続され、該反転増幅回路の出力は前記トランジスタ
の制御端子に接続され、該トランジスタの出力端子は前
記電流ホロワ回路の出力端子に接続されていることを特
徴とする特許請求の範ｖＮ第（１）項記載の差動増幅回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57182317A JPS5972210A (ja) | 1982-10-18 | 1982-10-18 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57182317A JPS5972210A (ja) | 1982-10-18 | 1982-10-18 | 差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5972210A true JPS5972210A (ja) | 1984-04-24 |
Family
ID=16116187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57182317A Pending JPS5972210A (ja) | 1982-10-18 | 1982-10-18 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5972210A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5199959A (ja) * | 1975-01-29 | 1976-09-03 | Rca Corp | |
| JPS5672507A (en) * | 1979-11-19 | 1981-06-16 | Nec Corp | Current source circuit |
-
1982
- 1982-10-18 JP JP57182317A patent/JPS5972210A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5199959A (ja) * | 1975-01-29 | 1976-09-03 | Rca Corp | |
| JPS5672507A (en) * | 1979-11-19 | 1981-06-16 | Nec Corp | Current source circuit |
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