JPS5961228A - Setting circuit of counted value of counter - Google Patents
Setting circuit of counted value of counterInfo
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- JPS5961228A JPS5961228A JP17064382A JP17064382A JPS5961228A JP S5961228 A JPS5961228 A JP S5961228A JP 17064382 A JP17064382 A JP 17064382A JP 17064382 A JP17064382 A JP 17064382A JP S5961228 A JPS5961228 A JP S5961228A
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- counter
- input
- register
- count value
- output terminal
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
Abstract
Description
【発明の詳細な説明】
技術分野
本発明は、カウンタの計数値を任意に設定する回路に関
する。DETAILED DESCRIPTION OF THE INVENTION Technical Field The present invention relates to a circuit for arbitrarily setting the count value of a counter.
背景技術
従来、カウンタはそのカウントすべき計数値が設計段階
で決められていた。従って、コンピュータ等に組み込む
場合には所定の計数値が固定的に設定されているカウン
タをその都度選定する必要があった。このように、カウ
ンタには汎用性が無く、ソの計数値を任意に変更するこ
とができなかった。BACKGROUND ART Conventionally, the count value to be counted by a counter has been determined at the design stage. Therefore, when incorporating the counter into a computer or the like, it is necessary to select a counter having a predetermined count value fixedly set each time. As described above, the counter lacks versatility, and the count value of ``S'' cannot be changed arbitrarily.
発りＪの開示
本発明の目的は、カウンタの計数値を任意に設定するこ
とができるカウンタの計数値設定回路を提供することに
ある。DISCLOSURE OF DEPARTURE J An object of the present invention is to provide a counter count value setting circuit that can arbitrarily set the count value of a counter.
本発明は、計数値任意設定用レジスタの複数の出力端子
のそれぞれに、複数の２人力排他的論理和回路のそれぞ
れの一方め入力端子を接続すると共に、これら複数の２
人力排他的論理和回路のそれぞれの他方の入力端子に、
カウンタの複数の入力端子をそれぞれ接続し、予めレジ
スタにカラン）すべき任意の計数値を設定することでそ
の複数の出力端子の状態を変化させておき、これら複数
の出力端子の状態に、カウンタが計数値を順次カウント
してその複数の出力端子の状態と一致し、２人力排他的
論理和回路の全てが出力したときにゲート回路を介して
カウンタにクリア信号を送るように構成したものである
。The present invention connects one input terminal of each of a plurality of two-man exclusive OR circuits to each of the plurality of output terminals of a register for arbitrary setting of count value, and
To each other input terminal of the manual exclusive OR circuit,
By connecting multiple input terminals of the counter and setting arbitrary count values to registers in advance, the state of the multiple output terminals can be changed, and the state of the multiple output terminals can be changed to the state of the counter. is configured to sequentially count the count value and send a clear signal to the counter via the gate circuit when the state of the multiple output terminals matches and all of the two-man exclusive OR circuits have outputs. be.
そして、本発明のかかる構成によれば、カウンタｃｂＨ
ｆ敵値を任意に設定できることで、コンピュータにおい
てはプ四グラムに基づいて計数値任意設定用のレジスタ
に所望する計数値を設定するたりでカウンタの計数値を
変更できる。また、カウンタに汎用性を持たせることが
できるので、各種機器にその改造を要せず４井でき経済
的である。According to this configuration of the present invention, the counter cbH
Since the f-enemy value can be set arbitrarily, the count value of the counter can be changed in the computer by setting a desired count value in the register for arbitrary setting of the count value based on the four-gram. Furthermore, since the counter can be made versatile, it is economical to be able to use four wells without having to modify various devices.
発ＩＪｉを実施するための最良の形態
以下、本発明の尖施例な図面を参照して説明する０
本発明に係るカウンタの計数値設定回路は、第１図に示
すように、ＣＰＵ （図示せず）の複数の、データバス
に入力端子Ｑ） ｏＮＤ ｎ）が接続されている計数値
任意設定用のレジスタｔと「ＩＩ」で計数値がクリアさ
れる被制御用のカランタコと、レジスタｌの複数の出力
端子（Ｑｏ〜Ｑｎ）のそれぞれに一方の入力端子が接続
され、他方の入力端子がカウンタ２の複数の出力端子（
ＱＯ−Ｑ、刀）のそれぞれに接続されている複数の２入
力エクスクルーシフ・ＮＯＲ回路３と、これら複数の２
入力エクスクルーシフ・Ｎ０Ｒｕ路３のｌｋＩ力端子が
それぞれ入力側に接続され、出力側かカウンタ２のクリ
ア入力端子に接続されているＮＡＮＤ回路ｔとから成る
。DESCRIPTION OF THE PREFERRED EMBODIMENTS FOR CARRYING OUT THE INVENTION The following is a detailed description of the present invention with reference to the drawings. A register t for arbitrary setting of the count value to which the input terminal Q) oND n) is connected to the data bus of the plurality of input terminals (not shown), a controllable count value cleared by "II", and a register l One input terminal is connected to each of the plurality of output terminals (Qo to Qn) of the counter 2, and the other input terminal is connected to the plurality of output terminals (Qo to Qn) of the counter 2.
A plurality of 2-input exclusive NOR circuits 3 connected to each of the
The lkI output terminals of the input exclusion/N0Ru paths 3 are connected to the input side, and the NAND circuit t is connected to the output side or the clear input terminal of the counter 2.
レジスタｌの入力端子（Ｄｏ〜Ｄｎ）は、カウンタ２の
カウントすべき計数ｉｆｉを示す信号がデータバスを介
してＯＰＵから入力される。例えばカウントすべき計数
値が「δ」゛であれば、入力端子（Ｄｏ−ｐマ）にのみ
信号が送り込まれる・従つて、レジスタｌの出力端子群
（ＱＯ〜Ｑｎ）のうち下位出力端子群（Ｑ Ｏ”（ｈ
）のみがｒＨＪの状態にあり、その他の上位出力端子群
（Ｑａ ”Ｑ ｎ）は「Ｘ−」の状態を保持する。A signal indicating the count ifi to be counted by the counter 2 is inputted from the OPU to the input terminals (Do to Dn) of the register l via the data bus. For example, if the count value to be counted is "δ", a signal is sent only to the input terminal (Do-p master). Therefore, the lower output terminal group among the output terminal group (QO to Qn) of register l (Q O”(h
) is in the rHJ state, and the other upper output terminals (Qa ``Q n) maintain the "X-" state.
一方、２入力エクスクルーシフ・ＮＯＲ回路３は周知の
ように、２入力端子がｒＬＪ、、ｒＬＪ若［７くはｒＪ
、ｒｌｉｊの状態で出力に「Ｂ」が立つ。従って、」
−述の言１数虻が「８」の例で説明するならば、レジス
タｌのｒＨＪの下位出力端子群（Ｑ ｏ ”Ｃｈ ）
ＩＰ：Ｍａ糺されているに個の２人力コークスクルーシ
プ・′ＨＯＲ回Ｉ５３訂のみがその一方の入力端子を
「只」に維打される。このときカウンタ２が、計数百７
開始していない状態でほぞの出力端子群（Ｑｏ〜Ｑｌす
べてがＩｆＪであることから、上述のδ個のエクスクル
−シブ・ＮＯＲ回路３群の出力はｒＨＪが立たず、他の
２入力エクスクルーシフ・ＮＯＲ回に３群の出力のみが
ｒ）ＬＪ Ｖ立てる。この状態ではＮＡｙＤ回路弘の入
力側が全てｒＨＪになっていないので、）ＴＡＮＤ回路
グの出力状態はｒＨＪに保持される。
仏法に、カウンタ２が端子ＯＩＬに
入力されるクロック信号に基づいてカウントを開始する
と、その出力端子（ＱＯ）が下位から順に−「Ｈ」の状
態に前進の計数値に応じて変化する。そして、カウンタ
２が泪故値「ざ」をカウントした時点では、（の下位出
力端子群（ＱＯ〜Ｑ４）がすべてｒＨＪの状態となり、
残りの上位出力端子群（Ｑｌ〜Ｑｎ）は「ＩＩ」′の状
態に保持される。これは、前記したδ個の２入力エクス
クルーシブ・ＮＯＲ回路３からもＩ−ＨＪが立つことを
意味する。結局、全ての２入力エクスクルーシフ・ＮＯ
Ｒ回路３群からはＮＡＮＤ回路ｔに対し１−Ｈ」か与え
られる。この結果、ＭＡＮＤ回路弘の出力状態が１−Ｌ
Ｊに反転し、カウンタ２の計数値はクリアされる。On the other hand, as is well known, in the 2-input exclusive NOR circuit 3, the 2-input terminals are rLJ, , rLJ and [7 or rJ
, rlij, "B" is set at the output. Therefore,”
-If we explain using the example where the number of words is "8", the lower output terminal group of rHJ of register l (Q o "Ch)
IP: Only the two-man coke cruiser 'HOR version I53 version connected to Ma has one input terminal.
It is marked "Tadashi". At this time, counter 2 counts up to 100.
Since the output terminals of the tenon (Qo to Ql are all IfJ), rHJ does not rise for the outputs of the three groups of δ exclusive NOR circuits mentioned above, and the other two input exclusive In the shift/NOR cycle, only the output of the third group is set to r)LJV. In this state, the input side of the NAyD circuit is not all rHJ, so the output state of the TAND circuit is held at rHJ.
According to Buddhism, when the counter 2 starts counting based on the clock signal input to the terminal OIL, its output terminal (QO) changes from the lowest to the -H state in accordance with the advancing count value. Then, at the time when the counter 2 counts the tears value "za", the lower output terminal group (QO to Q4) of (all become rHJ state,
The remaining upper output terminal groups (Ql to Qn) are held in the "II" state. This means that I-HJ also rises from the aforementioned δ two-input exclusive NOR circuits 3. In the end, all 2-input exclusive NO.
The third group of R circuits provides 1-H to the NAND circuit t. As a result, the output state of the MAND circuit is 1-L.
The count value of counter 2 is cleared.
以上のように本発Ｆ！Ａを計数値「ｂＪを一例としてあ
げて説明しできたが、本発明によれはレジスタｌの出力
端子群（’Ｑ Ｏ−Ｑη）の状態を・洞室変化させるこ
とによって、カウンターの計数値を変更可能であること
が脚力１゛できよう。As mentioned above, the original F! A has been explained using the count value bJ as an example, but according to the present invention, by changing the state of the output terminal group ('Q O - Qη) of the register l, the count value of the counter can be changed. It would be possible to change the leg strength 1゛.
第１図は本発明の一笑施例を示す回路構成しｉである。
１ＩＩＩＩ・レジスタ、
２・・・カウンタ、
３曝・−，１カエクスタルーシブ・Ｎ ＯＲ１ｔＪｉ％
、ｔ・・・ａ Ａ ＩＩ Ｄ回路、
Ｓ・・・出力端子。
出願人 訪日本−気株式会社
代理人 弁理士 増田竹夫FIG. 1 shows a circuit configuration showing a simple embodiment of the present invention. 1III・Register, 2...Counter, 3Extalusive・NOR1tJi%
, t...a A II D circuit, S... output terminal. Applicant Visit Japan - Ki Co., Ltd. Agent Patent Attorney Takeo Masuda
Claims (1)
信号が入力され、この信号に応じて複数の出力端子群の
うちの所定の下位出力端子群のみが「Ｈ」もしくはｒＬ
Ｊのいずれかの論理に保持される計数値任意設定用のレ
ジスタと、 該レジスタの前記出力端子が一方の入力端子に接続され
、前記被制御用のカウンタの出力端子が他方の入力端子
が接続されてなる入力をｌ単位とした複数個の排他的論
理和回路と、 前記被制御用のカウンタが所定のクロック信号をカウン
トし、その複数の出力端子群の状態が前記レジスタに入
力された信号の示す計数値に達することによって、前記
複数の排他的論理和回路の全てから得られる一定の論理
に応じて前記カウンタにクリア信゛号を出力するゲート
回路と、を備えることを特徴とするカウンタの計数値設
定回路Ｏ[Claims] t A signal indicating a count value to be counted by a controlled counter is input, and in response to this signal, only a predetermined lower output terminal group out of a plurality of output terminal groups is set to "H" or rL
A register for arbitrary setting of a count value held in one of the logics of J, the output terminal of the register is connected to one input terminal, and the output terminal of the controlled counter is connected to the other input terminal. a plurality of exclusive OR circuits whose inputs are in units of l, the controlled counter counts a predetermined clock signal, and the states of the plurality of output terminal groups are determined by the signal input to the register. a gate circuit that outputs a clear signal to the counter in accordance with a certain logic obtained from all of the plurality of exclusive OR circuits when the count value indicated by is reached. Count value setting circuit O
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17064382A JPS5961228A (en) | 1982-09-29 | 1982-09-29 | Setting circuit of counted value of counter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17064382A JPS5961228A (en) | 1982-09-29 | 1982-09-29 | Setting circuit of counted value of counter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5961228A true JPS5961228A (en) | 1984-04-07 |
Family
ID=15908674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17064382A Pending JPS5961228A (en) | 1982-09-29 | 1982-09-29 | Setting circuit of counted value of counter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961228A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60196011A (en) * | 1984-02-29 | 1985-10-04 | テクトロニツクス・インコーポレイテツド | Asynchronous counter circuit |
| JPH04306919A (en) * | 1991-04-04 | 1992-10-29 | Fujitsu Ltd | A/d converter |
-
1982
- 1982-09-29 JP JP17064382A patent/JPS5961228A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60196011A (en) * | 1984-02-29 | 1985-10-04 | テクトロニツクス・インコーポレイテツド | Asynchronous counter circuit |
| JPH04306919A (en) * | 1991-04-04 | 1992-10-29 | Fujitsu Ltd | A/d converter |
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