JPS596099B2 - バ−ストモデムと低速端局処理装置をインタフエ−スする処理装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、各フレームあるいはスーパフレームの信号フ
オーマツトで受信されたマーカ信号からマーカ表示を再
生し、このようなマーカ表示に応動して受信された信号
を高速メモリに直接蓄積させ、またはフレームあるいは
スーパフレームの中のひとつあるいはそれ以上の発生し
たウインドウ時間中にバーストを送信するように機能す
るバースト・モデム用の処理装置に関する。

時分割多重形の通信方式においては、他の端局に情報バ
ーストを送信し、他の端局から情報バーストを受信する
ために種々の端局にフレーム期間内で別々のタイムスロ
ツトが割り当てられる。

フレーム期間内の正しく割り当てられたタイムスロツト
中で情報バーストを送受信するために種々の同期および
同期引込み技術が提案されている。例えば、米国特許第
３６４３０３１号では、次のフレーム期間における受信
を知るためにカウンタによつてフレーム周期を計数し、
ユニークワード検出回路が各受信バースト【含まれた制
御情報から端末を弁別するようなバースト同期制御ユニ
ツトが示されている。米国特許第３７３０９９８号には
同期引き込みのためにアパーチヤ・ウインドウを発生す
る時分割多元接続ＴＤ川衛星通信方式を示している。

その受信側ではＴＤＭＡ４８号を受信し、変調器がクロ
ツク信号と二つのデータ流を回復し、これは差動復号ユ
ニツトに与えられ、次にプリアンブル検出器とデスクラ
ンプラ・ユニツトに与えられる。プリアンブル検出器と
それに付随したアパーチヤ発生器はフレーム・マーカを
検出するように動作し、フレームマーカはバーストを同
期させるのに使用される。デスクランプラ・ユニツトは
各バーストにおけるユニーク・ワードをデスクランブル
し、このようなリードをデマルチプレクサ・ユニツトに
送り、指定されたバーストおよびサブバースト中の信号
を抽出し、このような信号を制御ユニツトあるいは適切
な地上インタフエース・モジ斗一ルに送る。通信方式の
データ速度が高速化するにつれて従来技術で残された問
題としては、ユニーク・ワードの長さが短くともモデム
動作の同期精度と信頼性が高い単純な高速ハードウエア
を用いたバーストモデム用の処理装置を提供する問題が
ある。

本発明によれば上述の問題はバースト・モデム用の処理
装置、とくに次のような処理装置によつて解放される。
すなわちこの装置は、各フレームあるいはスーパフレー
ム信号フオーマツトで受信されたマーカ信号からマーカ
表示を再生し、このようなマーカ表示に応動して高速メ
モリを動作させ、直接受信信号を蓄積したりあるいはフ
レームまたはスーパフレームの発生したウインドウ期間
中に情報バーストを送信する機能を有する。本発明のひ
とつの特徴によれば、バーストモデム用の処理装置は、
開始後はフレーム・マーカが実際に検出されてもされな
くとも各フレームあるいはスーパフレームにおける正規
のマーカ間隔でマーカ表示を再生するユニーク・フレー
ム同期・再生回路と、再生されたマーカ表示に応動して
フレームあるいはスーパフレームのひとつあるいはそれ
以上の所定の時間間隔中付勢信号を発生するウインドウ
発生器と、高速型メモリ中に情報信号を直接記憶したり
、読み出したりするためにウインドウ発生器からの付勢
信号の発生中にそれぞれ受信した情報信号または送信す
べき情報信号を通過させるゲート手段とを含む。ウイン
ドウ発生器によつて発生される付勢信号は再生されたマ
ーカ表示信号の後の期間中に生ずるようにタイミングを
とり、これは受信器に向けられたバーストの正常の予期
される期間をカバーする。受信されて蓄積された情報信
号の残りの処理はこの後で低速の装置によつて行なわれ
る。本発明のこれ以外の他の特徴は以下の説明と添付図
面によつて明かになると思われる。

図面を参照すれば、第１図は複数個の端局または端末の
間の信号交換のための通信シーケンス（通信系列）の例
を示している。

第１図に示すようにスーパフレームは例えば１００個の
スイツチフレーム１〜１．００を含んでいる。図の例で
は各フレームは複数個のサブフレーム（Ａ−ＫおよびＳ
）を含み、各サブフレームは１〜１３と名付けた例えば
１３個のバーストを含んでいる。１つのバースト、たと
えば第１図のバーストは当業者には周知のようにプリア
ンブル部と情報部のｎビツトを含んでいる。

各バーストのプリアンブル部は、無信号時間、キヤリヤ
およびタイミング回復、メツセージの開始、宛先アドレ
ス、情報源アドレス、そのバーストの情報部に含まれる
情報のタイプ、ならびに場合によつてはフレームマーカ
表示に関連した情報を種々のフオーマツトで含んでいる
。サブフレームのバースト１〜１３の各々は、例えば特
定の送信端局または端末とこのようなバーストを含むサ
ブフレーム間隔をスイツチして送信するべき特定の受信
端局または端末との間での伝送のために選択的に割り当
てられたひとつの音声回．−線であると考えてよい。例
えば、もし端局１と端局３の間で音声回線が必要であれ
ば、スイツチフレーム１のサブフレームＡのバースト１
をこれに割当てること匡よつてこのような要求を満足す
ることができる。
Ｊ上述の例では、各スイツチフレームは端末間の１３
の音声回線を割り当てることができるだけであるから、
各系列のスイツチフレームにおけるバースト割当てが同
等であれば、種々の端局間のトラフイツク需要の変化の
問題および１３端局以上４の通信ができない問題が明ら
かになる。このような問題を解決するために、１００個
のスイツチフレーム（ＳＷフレーム１〜１００）の系列
をスーパフレームの形式（スーパフレーム）に形成して
、電話機間に選択的に割シ当てられるものとして１３０
０の音声回線（１３バースト×１００スイツチングフレ
ーム）を形成することができる。このようにすれば、も
し第１の端末と第２の端末の間に１００本の音声回線が
必要であれば、この要求はスーパフレーム中の１００個
のスイツチフレームの各サブフレームごとにひとつのバ
ーストを割当てることによつて実現される。この代りに
ひとつおきのスイツチフレームに二つのバーストを入れ
たり、スイツチングフレーム４つごとに４個のバースト
を割り当てても、このような要求を満足することができ
、スーパフレーム当り１００本の音声回線を割り当てる
ことができるが、これらの代りの割当て手法のいずれの
場合でも第１および第２の端局におけるバツフアの必要
性はスイツチ・フレーム当り１バーストの場合Ｋ比べて
増加する。任意の二つの端局の間で１００回線以下の音
声回線が必要であれば、二つの端局の間の必要なトラフ
イツク要求を実現するのに、上述したものとは異る割当
て手法を使用できる。上述したことを背景の知識として
、端末あるいは端局のひとつが通信システム内のすべて
の他の端末あるいは端局にフレームあるいはスーパフレ
ームマーカ情報を与えるマスタ端局となる場合を考えよ
う。

このマスタ端局は第１図のフオーマツトのスイツチフレ
ーム煮１およびスイツチフレーム？２〜１００のサブフ
レームＳのプリアンブルの中にユニークワードＵＷとし
てこのようなフレームあるいはスーパフレームのマーカ
情報を伝送する。このようにすれば、このシステムのす
べての局はスーパフレーム時間中にスーパフレームマー
カ信号を受信することができる。時分割多重フオーマツ
トを使用した通信システムのバーストモデム用の本願の
処理装置を実現するために適切なフレームあるいはスー
パフレーム・マーカフオーマツトであればどんなもので
も使用することができるから、上述のフオーマツトは一
例にすぎず、本願の範囲に制限を与えるものではない。
第２図は本発明によるバーストモデム４０に使用する処
理装置のプロツク図である。

バーストモデム４０はそれぞれその片側で遠方の端局あ
るいは衛星との間で信号を送受するアンテナ４３および
４４ＶＣ接続された復調器部４１と変調器部４２を含ん
でいる。例としての目的で、この通信方式は４相ＰＳＫ
（位相シフトキーング）で信号を送信する衛星通信シ３
テムであると仮定し、また復調器４１はこのような信号
を受信して、その出力でこれを同相１と直角相Ｑのデイ
ジタル信号に変換し、変調器４２はＩおよびＱの信号を
４誉１ＰＳＫ出力信号に変換するものであるとする。簡
単のため、こ＼ではＩおよびＱ信号の位相のあいまいさ
は受信側では復調器４１の領域であるいはこの処理装置
を接続する低速端局装置のいずれかにおいて解決されて
いるものとする。受信側では復調器４１のＩ，Ｑ出力は
それぞれリード４５および４６を通してオプシヨンであ
るマルチプレクサ４７と例えばランダムアクセスメモリ
ＲＡＶＬＣある高速形メモリに対してオプシヨンである
デマルチプレクサ４９を通して送られる。

オプシヨンであるマルチプレクサ４７は以下の説明を簡
単にするために含まれており、当業者には周知のように
Ｉ，Ｑの入力信号を単一のデイジタル出力信号に変換す
るように動作する。この代り１ｔＣＩとＱの信号をその
ま＼にしておいてもよい。このデイジタル出力信号をユ
ニーク・フレーム同期再生回路５０に送信して、フレー
ムあるいはスーパフレームのＵＷに対応する直列のビツ
トを検出して、第５図乃至第８図に関連してさらに詳し
く説明するように処理してもよい。こ＼ではフレーム同
期再生回路５０は、それが一度始動すると、このような
同期信号が実際には検出されなかつたり、誤つた受信が
行なわれるような条件下でも、このような同期信号の正
常な受信の順序でフレームあるいはスーパフレーム同期
信号を再生するように動作することを述べておけば充分
である。再生されたフレームあるいはスーパフレーム信
号はリード５１を通してカウンタ５２および５３に出力
される。第１図に示したフオーマツト例では、各受信端
局は誤つた検出を防止して各スーパフレームに一回、こ
のようなマーカを受信するのであるから、再生された信
号は実際にスーパフレーム同期マーカであり、従つてこ
＼ではスーパフレームマーカとだけ呼ぶことにする。本
願の処理装置は実際に受信されるフレームあるいはスー
パフレームマーカ信号のどのような系列とでも動作する
ように、容易に調整することができ、こ＼でスーパフレ
ーム・マーカについてだけ説明するのは単に例を示すた
めであつて、本願の範囲を限定するものではないことを
了解されたい。信頼できるスーパフレーム・マーカを捕
捉すると、各々の局あるいは端局はバーストの送受信の
処理を行なわなければならない。

信号チヤネル（図示せず）を通して、各々の局には指定
されたガードタイム以内で、スーパフレームマーカを規
準としてそれに割り当てられた送受信タイムスロツトが
知らされる。従つて送信されるべきデータは、第２図に
低速端局装置として示された信号源から到来するにつれ
て、徐々にバツフアメモリ５６に読み込まれる。カウン
タ５３とウインドウ発生器５７によつて決定される適切
な時点で、第１図に示したプリアンブル部と情報部を含
む送信バーストはスーパフレームマーカ信号の受信の後
の割り当てられた送信タイムスロツトで、オプシヨンで
あるマルチプレクサ５８、変調器４２およびアンテナ４
４を通して送信される。このような送信を実行するため
に、フレーム同期再生回路５０からリード５１上に再生
されたスーパフレーム・マーカによつてカウンタ５３が
付勢され、通信システムのビツト伝送速度に対応するク
ロツク信号を計数する。

信号リンク（図示せず）を通して以前受信されカウンタ
５３に入つた計数値はスーパフレーム周期中この送信器
に割り当てられたタイムスロツトの開始に対応するが、
この計数値でカウンタ５３はリード５９から付勢パルス
をウインドウ発生器５７に送信する。ウインドウ発生器
５７はリード５９上の付勢パルスに応動して、り一゜ド
６０上のシステムビツト伝送速度に対応するクロツクパ
ルスが、オプシヨンであるマルチプレクサ５８とメモリ
５６を通して、スーパフレーム期間中割り当てられた各
タイムスロツトにおける伝送バーストの長さに対応する
時間だけゲートされるようにする。受信機能は追加の処
理が必要となること以外は同様の方法で実行される。

バーストの到着時点を正確に知ることは本質的に不可能
なために、各々の割当てられたバーストの予想される到
来時点の直前にウインドウ発生器によりウインドウを開
き、次いで少くとも既知の割り当てられたバースト情報
を完全に含むように未処理の受信情報をバツフアメモリ
４８ＶＣ直接書き込むようにスーパフレームカウンタ５
２を復号することが好都合である。詳しく述べれば、カ
ウンタ５２はリード５１上の再生されたスーパフレーム
マーカによつて付勢されて、システムビツト伝送速度で
クロツク信号を計数し、計数値が信号リンク（図示せず
）から先に受信されカウンタ５２に蓄積されている値に
等しくなつたときにリード６３からウインドウ発生器６
２へ付勢パルスを生ずる。これによつてこの受信器に対
する伝送バーストの予期される到来の前に、リード６３
上にはｆ個のクロツクパルスが生ずることになる。リー
ド６３上の付勢パルスはウインドウ発生器６２を動作さ
せて、ｆ個のクロツクパルスと少くともｎビツトの割り
当てられた受信伝送バーストを含む時間中、リード６４
からオプシヨンであるデマルチプレクサ４９とメモリ４
８ＶＣ．クロツクパルスを通過させるようにする。従つ
て全バーストを確実に受信するために、割り当てられた
伝送バーストの予期された受信の直前からこのバースト
の予期された受信の直後までの期間、受信されたビツト
は直接メモリ４８に蓄積される。この処理前の情報が直
接メモリ４８ｖｒ−与えられた後で、低速の端局処理装
置を使用して、蓄積されたシーケンス中における割当て
られた伝送バーストの正確な開始時点を判定して、バー
スト情報の以下の処理に使用する。第３図はウインドウ
発生器６２、デマルチプレクサ４９およびメモリ４８の
受信情報バーストの処理における機能をより明らかに図
示するものである。

同図においては、ウインドウ発生器６２に対するリード
６３上の付勢パルスが、ウインドウ発生器６２を動作さ
せて、リード６４上のクロツクパルスがシステムビツト
伝送速度でデマルチプレクサ４９とメモリ４８にゲート
されるようなあるウインドウ期間を計数する。このクロ
ツクパルスを使用して、ＩおよびＱのデイジタル信号の
受信ビツトをそれぞれ復調器４１からｎビットの高速シ
フトレジスタ６６および６７を通してシフトし、メモリ
４８中の回路６８によつてｎビツトごとに書込み信号を
発生する。回路６８によつて発生したこの書込み信号は
、アドレスカウンタ６９をひとつ歩進し、シフトレジス
タ６６および６７中のｎビツトのワードがメモリ４８中
の別々の記憶位置に記入されるようにする。ウインドウ
発生器５７、メモリ５６およびマルチプレクサ５８はこ
の処理装置の送信側においても同様の機能を実行し、こ
のような機能を実現するための第３図と似た構成を第４
図に図示している。

第４図においては、このウインドウ期間中にウインドウ
発生器５７を通してゲートされたクロ゛ンクパルスによ
つて、ｎ番目のクロ゛ンクパノレスごとに、メモリ５６
からそれぞれレジスタ７０および７１にｎピッチのＩお
よびＱワードが書き込まれ、このようなワードを同時に
変調器４２に直列に転送する。ウインドウ発生器５７お
よび６２、メモリ４８および５６、マルチプレクサ５８
およびデマルチプレクサ４９は前述したような機能を実
現するのに適したものであればどのような回路であつて
もよい。もしメ千り中に復調されたビツト流を直接に書
き込んだシ、蓄積されたビツトを直接変調器４２へ適切
な方法で転送する方法があれば、このような回路は必要
ないから、マルチプレクサ５８とデマルチプレクサ４９
はオプシヨンの装置として示されている。第５図は第２
図のフレーム同期再生回路の機能を実現するための新ら
しい装置を示している。

オプシヨンであるマルチプレクサ４７からの多重化され
たビツト流は、Ｐビツトのシフトレジスタ１０２、Ｐビ
ツトのレジスタ１０４および多入力比較器１０６から成
る相関器１００の入力として与えられる。この代わに１
．！−Ｑの両方の信号を受信する場合には当業者には周
知のようにそれぞれ長さがＰ／２でそれぞれＩおよびＱ
入力の１つを受信する２つのシフトレジスタでシフトレ
ジスタ１０２を置換してもよい。動作に際しては、スー
パフレーム・マーカのコードに対応するユニークなＰビ
ツトのワードがレジスタ１０４に蓄積される。受信した
多重化ビツト流はシフトレジスタ１０２を通して連続的
にシフトされる。レジスタ１０２に瞬時的に蓄積された
すべてのビツトが、レジスタ１０４に蓄積されたユニー
クワードと対応したときＫ、比較器１０６はリード１０
８上に出力パルスを生じ、ロツク・オン回路１１０に与
える。相関器１００は変調器４１からの未処理のアナロ
グ信号あるいは変換されたデイジタル信号を受信し、ス
ーパフレーム・マーカを表わすユニー゛ク・ワードに対
応する受信信号の連続したシンボルを受信したごとに出
力パルスを生ずるような、どのような適切なアナログあ
るいはデイジタル装置でもよい。ロツクオン回路１１０
は、それぞれ第１の入力に相関器１００から出力信号を
受信することができる０Ｒゲート１１２とＡＮＤゲー口
１３，１１４から成るものとして図示されている。

０Ｒゲート１１２の出力はカウンタ１１６に接続されて
いることが示されており、カウンタ１１６の出力はワン
シヨツト・ウインドウ回路１１７ＶＣ接続されており、
その出口はＡＮＤゲート１１３の第２の入力に接続され
ている。

ＡＮＤゲート１１３の出力はカウンタ１１８の入力に接
続されており、カウンタ１１８の出力はワンシヨツト・
ウインドウ回路１１９ＶＣ接続されており、その出力は
ＡＮＤゲート１１４の第２の入力と０Ｒゲート１１２の
第２の入力とに接続されている。正しい動作のためカウ
ンタ１１６および１１８は非再トリガ型となつており、
一度計数を開始するように指令されると、特定の計数期
間中に到来する任意の付勢パルスは無視されるよう【な
つている。動作に際しては、第１図のフオーマツトのス
ーパフレーム・マーカ間のビツト位置の数より若干少な
い数の所定の計数値がカウンタ１１６および１１８ＶＣ
蓄積される。

始動されると、相関器１００からの第１のパルスは０Ｒ
ゲート１１２を通り、カウンタ１１６を付勢するが、Ａ
ＮＤゲート１１３あるいは１１４は通らない。カウンタ
１１６はクロツク５４からのビツト伝送速度に対応する
クロツクパルスを計数し、計数値が先に蓄積されている
所定の計数値に達すると、付勢パルスが発生して、ワン
・シヨツト・ウインドウ回路１１７に転送される。ウイ
ンドウ回路１１７はこの付勢パルスに応動して、相関器
１００からの第２のスーパフレーム・マーカが予期され
る時間と重なり合う、例えば１０〜２０ビツトの幅の狭
い所定のウインドウ期間中ＡＮＤゲート１１３に対して
高レベルの出力を発生する。もしウインドウ回路１１７
で発生したこの狭いウィンドウ期間内に相関器１００か
らの第２のパルスが到来しなければ、相関器１００から
の次のパルスによつてこの手順が再び開始され、最初の
パルスは虚報であると考えられる。しかしながら、ウイ
ンドウ回路１１７によつて発生した狭いウインドウ期間
内に相関器１００，から第２のパルスを受信すれば、第
２のパルスは０Ｒゲート１１２を通りカウンタ１１６と
ウインドウ回路１１７′ＶＣついて上述したシーケンス
を再び開始し、またＡＮＤゲート１１３を通りカウンタ
１１８を付勢する。

カウンタ１１８が付勢されると、クロツク５４からのク
ロツクパルスを計数し、計数値が先匡蓄積されている所
定の値になつたときに出力パルスを発生する。カウンタ
１１８からの出力パルスはワン・シヨツト・ウインドウ
回路１１９を付勢し、これは例えば１０〜２０ビツトの
幅の狭いウインドウ期間中に高レベルの出力を生じ、こ
れをＡＮＤゲート１１４と０Ｒゲート１１２の第２の入
力に与える。ウインドウ回路１１７および１１９によつ
て発生したウインドウ期間中に第３のパルスが相関器１
００によつて発生すると、カウンタ１１６および１１８
は再び付勢されて、上述した手順をくりかえし、ＡＮＤ
ゲート１１４は位相制御ループ回路１３０のリード１２
０上に出力パルスを発生する。上述の説明から、第１の
ウインドウ回路１１７の出力と相関器１００の出力は、
ウインドウ期間中にスーパフレーム・マーカが検出され
たときだけそのゲートの出力が高レベルとなるように、
ＡＮＤゲー口１３に与えられることがわかる〇従つて、
第１のカウンタ１１６への付勢パルスと相関器１００か
らの検出されたスーパフ１ノームマーカはスーパフレー
ムの幅だけの間隔を持つている。

この出力が第２のカウンタとウインドウ１１８−１１９
の組合せをトリガし、その出力がＡＮＤゲート１１４に
よつて相関器１００の出力と組み合わされ、相関器１０
０ＶＣよつて検出されたスーパフレーム・マーカが第２
のウインドウ期間内にあるときだけ、そのゲートの出力
が高レベルとなるようになつている。従つてシステムを
始動してから、ロツクオン回路１１０のゲート回路がス
ーパフレーム・マーカを指定するには、ほぼスーパフレ
ーム・マーカの間隔をおいた三つの事象が生じなければ
ならない。相関器１００の出力では虚報がランダムに生
ずるから、Ｐを使用されたスーパフレームのユニーク・
ワードの長さであるとして、ゲート回路の出力に虚報の
出る確率は（１／２Ｐ）３である。

しかし、相関器１００の出力において、スーパフレーム
・マーカが検出される確率をＲとすれば、ゲート回路の
出力でこれが検出される確率はＲ３となる。三つの適切
な間隔を持つた事象をはじめに検出してしまうと、第２
のウインドウ発生回路１１９の出力から遅延回路１１５
を通して０Ｒゲート１１２へ、次いで第１のカウンタ１
１６の付勢入力へのフイードバツクが行なわれて、相関
器によつてスーパフレーム・マーカが１つだけ検出され
ないことがあつても、ウインドウ発生のプロセスが乱れ
ないようにする。

遅延回路１１５によつて生ずる遅延の長さは、リード１
０８上に生ずる出力信号が通常は付勢カウンタ１１６へ
の遅延回路１１５の出力信号の前に生ずるように固定さ
れている。しかしスーパフレーム・マーカが二つ連続し
て相関器によつて検出されないことがあるとこのサイク
ルが中断され、これによつて虚報の生ずる可能性の対策
としてある。従つて虚報の出る確率は（１−Ｒ）２Ｘ（
１／２Ｐ）３となる。ウインドウゲｉト手法は一般に単
純な相関回路からの虚報の発生率を大幅に減少すると考
えられるが、一方ではこの利益は検出確率の低下の犠性
において実現されているのである。さらにウインドウ・
サイクルが一度切れると、サイクルが再確立するまでの
探索期間は長くなる。スーパフレーム・マーカ再生の信
頼性を向上するために、その動作が位相制御ループに似
た最終回路１３０が設けられている。

スーパフレーム中のビツト多数よジ若干少ないクロツク
サイクルを計数する固定カウンタ１３２と、所定数のビ
ツトを計数するようプログラムできるカウンタ１３４が
フイードバツク・りセツト回路として接続されており、
プログラマブル・カウンタ１３４の出力において１ビツ
ト幅のパルスを生ずる発振器１３６を形成する。所定の
ビツト数とは代表的にはＯビ・ツトと２００ビツトの間
である。この１ビツト幅のパルスの間隔は公称では１ス
ーパフレームである。各パルスごとに固定カウンタ１３
２を始動し、この計数が完了した後で、プログラマブル
カウンタ１３４をけ勢するパルスが放出される。ロツク
オン回路１１０の出力に現われるパルスは、虚報が存在
するとき、真のスーパフレーム・マーカが存在しないと
き、および不動作の期間が長期に生じたときを除いて、
理想的に周期的である。

上述した発振器１３６は到来したスーパフレ″ーム・マ
ーカの理想的な周期にロツクするように作ゅれている。
これを実現するためＫ１スタート・ストツプ・カウンタ
１４２とサンプル・ストア回路１４３とから成る位相検
出器１４０が設けられている。

リード１２０上のロツクオン回路１１０の出力はスター
ト・ストツプカウンタ１４２のスタート端子に接続され
ている。発振器１３６の出力はスタート・ストツプカウ
ンタ１４２のストツプ端子に接続されている。スタート
信号が生じてからストツプ信号が生ずるまでの間にカウ
ンタに記録される計数値は、リード１２０上の入力信号
と発振器１３６の出力信号の間の位相誤差の表示である
。発振器１３６の出力パルスはサンプル・ストア回路１
４３をも付勢して、々ウンタ１４２の計数値を蓄積して
それが処理されないうちに失なわれてしまうのを防止す
る。リード１２０上にパルスが生じないときには、カウ
ンタ１４２はスタートせず、発振器１３６からの次のパ
ルスが来たときにサンプル・ストア回路１４３から再送
されるよう【、そこに蓄積される。位相検出器１４０で
導出された各計数値は、重み付きの直通路１５２と、累
算器１５４および重み付け装置１５５から成る経路１５
２ＶＣ並列な重み付き累算路１５３とから成るデイジタ
ルフイルタ１５０に与えられる。

両経路１５２，１５３はそれぞれ加算回路１５６へ入力
を与える。従つて各スーパフレーム期間において、フイ
ルタを通つた誤差は（１）経路１５２で発生したそのス
ーパフレーム期間における位相誤差と（２）経路１５３
で発生したすべてのそれ以前の位相誤差の重み付きの和
となつている。リード１５８上のフイルタを通つた誤差
出力は、到来したリード１２０上の擬似周期的な事象と
ループ発振器１３６上の出力信号との間の位相誤差を小
さくするように、プログラマブル・カウンタ１３４に与
えられる。

デイジタル・フイルタ１５０は重み付きの直通路１５２
と並列の重み付き累算路１５３とから成るから、その動
作は２次の位相制御ループと同様であり、発振器１３６
は周波数と位相の両方にロツクすることになる。発振器
１３６の出力は従つて再生されたスーパフレーム・マー
カとなる。ループ利得を適切に選択することにより、虚
報によつて生ずる過渡誤差は極めて小さく、例えば、２
ビツトの程度にすることができる。相関器１００および
ロツクオン回路１１０がミスしたスーパフレーム・マー
カについてはそれが存在しなければ、位相検出器として
動作する力ウンタ１４２はそのフレームについては動作
しないので、影響はな，い。最後に、ウインドウ発生サ
イクルが切られたこれらの長い期間についてもこのルー
プは動作するから、これらの失なわれたスーパフレーム
マーカは再生される。ループのビツト周波数のクロツク
５４ＶＣついては、そのドリフトによつても位相制御ル
ープ１３０が更新されない期間については、スーパフレ
ーム・マーカの々イミング誤差を許容できる程度に小さ
くできるように、その安定度は充分高くなつていなけれ
ばならない。

位相制御ループ１３０およびロツクオン回路１１０の構
成要素は、市販されているもの＼なかで上述した機能を
実現できるものならば、どのようなものであつても良い
。例えば、プール々の動作は低速で、誤差の更新はビツ
ト周波数ではなくスーパフレーム周波数で行なわれるか
ら、この目的には通常のＴＴＬ技術が使えることになる
。第５図に示した構成においては、装置【はじめてスイ
ツチを入れたときにロツクオン回路１１０が最初に出力
信号を生ずるまでは、あるいは始動後もウインドウ発生
器がもはや受信スーパフレーム・マーカ信号にロツクし
ていないと判定されたときには、発振器１３６ＶＣよつ
て発生されたスーパフレーム・マーカがリード５１ＶＣ
現われるのを禁止する必要がある。

この伝送を禁止するために第５図の位相制御ループ１３
０は、入力リード１２０に結合された遅延回路１７０と
、入力が遅延回路１７０の出力とウインドウ発生器１７
３を通してプログラマブル・カウンタ１３４とに接続さ
れたＡＮＤゲート１７２と、それぞれ歩進およびりセツ
トのためにプログラマブル・カウンタ１３４とＡＮＤゲ
ート１７２とに接続されたりセツト可能なカウンタ１７
４とを含んでいる。比較器１７６はカウンタ１７４中の
値をプリセツト回路１７８に蓄積されたプリセツト値と
比較し、この二つの値が対応したときＶｃ．は、フリツ
プフロツプ１８０をセツトする出力信号が生じ、その出
力はインバータ１８２によつて反転されてＡＮＤゲート
１８４の一方の入力に与えられる。フリツプフロツブ１
８０はＡＮＤゲート１７２からの信号によつてりセツト
でき、ＡＮＤゲート１８４からの反転された信号を除去
できる。ＡＮＤゲート１８４の第２の入力はプログラマ
ブル・カウンタ１３４の出力から得られる。動作にあた
つては、フリツプフロツブ１８０がはじめにセツトされ
てＡＮＤゲート１８４に禁止信号を送り、プログラマブ
ル・カウンタ１３４からの出力信号がリード５１にゲー
トされるのを防止する。

プログラマブル・カウンタからの各出力パルスはウイン
ドウ発生器１７３を動作させて短い時間幅のウインドウ
付勢信号をＡＮＤゲート１７２に送る。リード１２０上
のパルスが生ずると、これは回路１７０で遅延されて、
ウインドウ発生器１７３からの付勢パルスと通常同時に
生ずるようにする。これらの同時信号があると、フリツ
プフロツプ１８２はＡＮＤゲー口８４への禁止信号を除
去するようＫりセツトされて、発振器１３６からのパル
スはリード５１にゲートされる。ウインドウ発生器１７
３からのけ勢信号と同時にリード１２０土にパルスが存
在しなければ、カウンタ１７４はりセツトされず、カウ
ンタが回路１７８に蓄積された現在値に達して比較器が
フリツプフロツプ１８０をセツトするために出力信号を
生じてＡＮＤゲート１８４を禁止するか、あるいは現在
の計数値に達する前にＡＮＤゲート１７２によつてりセ
ツトパルスが生ずるかするまでは、カウン々１７４はり
セツトされず、発振器１３６からの各出力パルスを計数
する。第６図はスーパフレーム・マーカを再生するため
の他の有利な実施例を示している。

復調器４１およびマルチプレクサ４７からの入力信号は
、第５図の相関器１．００について述べたのに対応する
構造と機能を有する相関器１００によつて受信される。
相関器１００からリード１０８′ＶＣ．与えられる出力
パルスはスイツチ２００の端子１、ＡＮＤゲート２０２
および処理装置２０４ＶＣ同時に与えられる。リード２
０６上のスイツチ２００からの出力はカウンタ２０８を
りセツトするのに使用され、このカウンタは付勢される
とシステムビツト伝送速度でクロツク・パルスを計数す
る。カウンタ２０８の中の瞬時デイジタル計数値は比較
器２１０匡おいて、プログラマブル・レジスタ２１２か
らのデイジタル計数値と比較され、この両者が対応した
ときに、リード２１４上ＶＣ．ｆｌ′勢パルスを生ずる
。リード２１４上の出力はタイミング発生器２１６ＶＣ
与えられ、これは付勢されると、（ａ）１Ｊード２１８
によつて処理装置２０４とＡＮＤゲ一ト２０２の別の入
力端子に対してウインドウ信号盆、（ｂ）処理装置２０
４、スイツチ２２０のＢ端子、位相誤差カウンタ２２２
のストツプ端子の各々に対してリード２１９上にフライ
ホイールパルスを、（ｃ）リード５１から再生されたス
ーパフレーム・マーカを第２図のカウンタ５２および５
３に供給する。ＡＮＤゲート２０２からの出力はそれぞ
れスィツチ２００および２２０の烹２およびＡ端子と位
相誤差カウンタ２２２のりセツト端子とに接続される。

スイツチ２２０からの出力はスイツチ２００の蕉３端子
に与えられる。処理装置２０４は制御リード２２６の信
号によつてスイツチ２００および２２０の位置決めを行
ない、リード２２８上の出力信号をタイミング発生器２
１６に与え、りード２３０上の信号を更新制御回路２３
２に与える。この回路はまた位相誤差カウンタ２２２か
ら計数値を入力として受信する。更新制御回路２３２か
らの出力はプログラマブル・レジスタ２１２の中の値を
更新するための入力として与えられる計数二値である。
動作に際しては、その始動時に、スイツチ２００は入力
端子蕉１をその出力に接続する位置におかれ、スイツチ
２２０は入力端子Ａをその出力に接続する位置におかれ
る。

相関器１００からのり一ンド１０８上の第１のパルスが
カウンタ２０８をりセツトし、処理装置２０４を動作し
てスイツチ２００が入力端子２を出力端子に接続するよ
うにする。カウンタ２０８は公称のスーパフレーム長よ
りわずかに少ないクロツクパルス数を計数する。５この
値の復号はプログラマブル・レジスタ２１２の内容によ
つて設定され、これは必要に応じてクロツクの長期的な
ドリフトを追尾するように変更される。

約１フレームを計数した後で、タイミング発生器２１６
をトリガしてリード２１８上に信３号を発生し、これに
よつて相関器１００からの次のスーパフレーム・マーカ
の予期される時点を中心とした短いウインドウ期間を開
く。発生したウインドウ信号と共にパルスが現われなけ
れば、最もありそうな原因は相関器１００からの第１の
バ４ルスが虚報であつたことになるので、処理装置２０
４はスイツチ２００を位置１に戻し、相関器１００から
の次のパルスによつてシーケンスを再開する。しかし、
もし相関器１００からの第２のパルスがウインドウ期間
内に現われれば、これはＡＮＤゲート２０２とスイツチ
２００を通り、カウンタ２０８による第２のフレームの
計数とタイミング発生器２１６からの関連するウインド
ウを開始する。もしこのプロセスが全体でｘ回くりかえ
されると、全体で（ｘ＋１）個のＵＷパルスが予期され
、これが予期されるスーパフレーム長だけ間隔をおいて
いることになる。これが第６図の装置がスーパフレーム
系列にロツクするまでに生ずることである。充分に近い
間隔を持つ相関器１００からのパルスを捕捉すると、処
理装置２０４はスイツチ２００を位置３ＶＣ移動し、従
つて相関器１００からの次に生ずるウインドウ・パルス
はカウンタ２０８をりセツトし続け、これによつてタイ
ミング発生器２１６からのウインドウはスーパフレーム
・マーカの到来のゆつくりした変動に追尾することにな
る。

伝送誤りによつて、スーパフレーム・マーカを検出する
確率は１ではなくなるから、リード２１９上にはタイミ
ング発生器２１６によつて「フライホイール」パルスが
発生し、ウインドウ期間内に相関器１００からのパルス
が与えられないときにも、ほぼ正しい位置にウインドウ
を保つように使用される。これはウインドウ期間の終り
で「フライホイール」パルスを生ずるように動作するタ
イミング発生器２１６によつて行なわれる。ウインドウ
期間の終りでは処理装置２０４は同時にスイツチ２２０
の位置を変更して、そのＢ入力をスイツチ２００の入力
端子３に接続し、「フライホイール］パルスがカウンタ
２０８をりセツトし、タイミング発生器２１６へのリー
ド２２８に信号を送つて元の短いウインドウ期間からは
いく分ずれた時点で短いウインドウを発生する。所定数
のパルスの不検出が生ずるまではもし移動したウインド
ウ信号と相関器１００からのパルスが同時匡生ずると、
処理装置２０４はスイツチ２２０をＡ端子に戻し、タイ
ミング発生器２１６に対して、移動していない短いウイ
ンドウ期間を生ずるように指示する。タイミング発生器
２１６はまたリード５１ＶＣ再生されたスーパフレーム
・マーカ・パルスを生じ、これはスーパフレーム・マー
カの実際の到来あるいは期待される到来に対応すること
になる。相関器１００からの連続したパルスで失なわれ
たものが多くなりすぎたときには、処理装蛍０４は完全
に新しい探索を開始する前に少くとも一回真のスーパフ
レーム・マーカ系列を再捕捉するように試みてから完全
に新しい探索を開始する。

これは多数のスーパフレームにわたつてスーパフレ ５
ーム・マーカかローカルクロツクに対してずれてしまつ
たと考えて、リード２１８上のウイノドウを広げる動作
となる。もしこの手順が失敗すれば、リード５１上のタ
イミング発生器２１６上の出力を禁止して、新しい探索
を開始する。新しい探索を開始することが必要になつた
ときには、その地球局からの送信は、その送信バースト
が他の局からのバーストと重なり合うおそれがあるため
【、停止される。

従つて、クロツクの安定性と、ＵＷ系列を求めるために
試行を開始する １５までに許されるミスの数との間【
はかね合いの関係がある。上述した手順を実現するため
の処理装置２０４の動作の代表的なフロー図を第７図お
よび第８図に示す。相関器１００からのパルスとタイミ
ング発生器２０２１６からリード２１８にウインドウ信
号が同時に発生すると、位相誤差カウンタ２２２はりセ
ツトし、始動して、リード２１９上の「フライホイール
」パルスによつて停止するまで、クロツク・パルスを計
数する。

この計数値は処理装置２０４２５からのリード２３０上
の信号によつて付勢されたときに、更新制御回路２３２
によつて、プログラマブル・レジスタ２１２の値を更新
するのに使用される。位相誤差カウンタ２２２と更新制
御回路２３２はプログラマブル・カウンタ１３４を更新
３０するために第５図の位相検出器１４０およびフイル
タ１５０と同様の機能を実行する。上述の実施例は本発
明の原理を例示するものにすぎないことを理解されたい
。

本発明の原理を実現するために本発明の精神と範囲を逸
脱すること ３５なく多くの修正と変更が可能であるこ
とは明らかである。本発明を要約すれば次の通りである
。

（１）各々のＴＤＭＩＡ信シーケンスが、バースト・モ
デムによつて受信できるようにその所定の位九置に配置
されたスーパ・フレーム・マーカ信号を有するような、
くりかえしのＴＤＭんｍ信シーケンスの割り当てられた
々イムスロツトで情報バーストを交換するような通信シ
ステムにおける低速端局処理装置とＴＤＭＮＯバースト
・モデムをインタフエースする処理装置であつて、くり
かえしのＴＤＭＡ通信シーケンスにおけるシーケンス・
マーカを検出できる第１の手段５０と、第１の手段から
の出力信号に応動して低速端局処理装置によつて処理さ
れるべき所望のＴＤＭんｍ信シーケンスの中の情報の各
バーストのためのウインドウを発生することができる第
２の手段５２，６２とを含む処理装置において、該第１
の手段は正常に受信されたシーケンスのマーカ信号に時
間的に対応する出力信号を生ずるための回路を含み、該
第２の手段は該第１の手段からの各出力信号の後の第１
の所定の時間で始動し、第２の所定の時間で終了するウ
インドウを発生し、該第１および第２の所定の時間はそ
れぞれ所望の情報バーストの予期される受信の直前およ
び直後に生ずるようになつており、処理装置はさらに、 バースト情報の次の検出と端局装置によるその低速処理
のために該第２の手段によつて発生したウインドウ信号
の期間中に受信されたＴＤＭんｍ信シーケンスの部分を
直接蓄積する能力を有するメモリ４８，５６を含むこと
を特徴とする処理装置である。

２）前記第（１）項に記載の処理装置において、該処理
装置はさらに、第１の手段からの出力信号からの第３の
所定の時間で始動し第４の所定の時間で終了し、該第３
と第４の時間はその間にＴＤＭＡの通信シーケンスの割
り当てられた々イムスロツトにおける情報バーストの長
さに対応する時間を含むようなウインドウ信号を発生で
きる第３の手段５３，５７を含み、メモリ４８，５６は
さらに低速端局処理装置から受信された情報バーストを
一時的に蓄積し、該情報バーストを該第３の手段によつ
て発生されたウィンドウ信号の期間で直接にＴＤＭＡバ
ーストモデムに送信できるような機能を持つことを特徴
とする処理装置である。

（３）前記第１項あるいは第２項に記載の処理装置にお
いて、該第１の手段は、シーケンスのマーカ信号を表わ
す蓄積されたユニークＪフードと受信されたＴＤＭＡ通
信シーケンス中の所定の複数個の連続したシンボルが対
応したときにこれを検出し、その検出に応じて出力信号
を生ずる相関器１００と、ｙ個の連続したＴＤＭＡ通信
シ一γンスにおいて受信されたｙ個の周期的なシーケン
ス・マー力信号の出力信号を相関器出力から検出し、そ
の検出に応動して出力信号を発生するロツクオン手段（
第５図の１１０、第６図の２００，２０２，２０４，２
０８，２１０，２１２，２１４，２１６）を含む処理装
置において、該第１の手段はさらに、周期的なシーケン
ス・マーカ信号の期待される受信周期に対応する周期を
持つ第１の手段の出力信号の連続的なシーケンスを別個
に発生できる発振器（第５図の１３６、第６図の２１６
）と、ロツクオン手段からの出力信号と該発振器からの
出力信号との間の位相差を検出して該位相差を除去する
ために該発振器の位相を変化できる出力信号を発生する
更新手段とを含むシーケンス・マーカ信号発生手段（第
５図の１３０、第６図の２０４，２１２，２１６，２２
０，２２２，２３２）を含む。

（４）前記第・（３）項に記載の処理装置において、該
第二１の手段はさらに、相関器が処理装置によるｚ個の
周期的シーケンス・マーカ信号の受信の期待情報と同時
に，個の出力信号を発生することができなかつたことを
検出して、その障害検出に応動して該第１ｊの手段の出
力信号を禁止する禁止手段（第５図の１７０，１７２，
１７４，１７６，１７８，１８０，１８２，１８４、第
６図の２０４，２１６）を含み、禁止手段はさらに、
５処理装置の初期シーケンス
の間にロツクオン手段がその出力信号の第１のものを発
生するまでは該第１の手段からの出力信号を禁止するよ
うにする第２の手段（第５図の１８０，１８２、第６図
の２０４，２１６）を含む。

４（５）前記第（３）項に記載の処理装置
において、該ロツクオン手段は、相関器の出力に結合さ
れた入力と、人力信号に応動して、該第１の入力の後ほ
ぼ１個のＴＤＭんｍ信シーケンスの期間における短い時
間幅で生ずる出力付勢信号を生ずる回路とを含む第１の
ウインドウ発生手段（第５図の１１２，１１６，１１７
）と、相関器からの出力信号が該第１のウインドウ発生
手段からの該出力付勢信号と同時に受信されたときに相
関器からの出力信号をそれを通してゲートすることがで
きる第１のゲート手段（第５図の１１３）と、該第１の
ゲート手段の出力に結合された入力端子と、入力信号に
応動して該入力信号の後、約１ＴＤＭＡ通信シーケンス
の短い時間で生ずる出力信号を発生することができる回
路とを含む第２のウインドウ発生手段（第５図の１１８
，１１９）と、該相関器からの出力信号が第２のウイン
ドウ発生手段からの出力付勢信号と同時に受信されたと
きに、それを通して相関器からの出力信号をゲートする
ことができる第２のゲート手段（第５図の１１４）とを
含む。

６）前記第５項に記載の処理装置において、第２のウイ
ンドウ発生手段からの出力はまた該第１のウインドウ発
生手段の人力に結合されている。

７）くりかえしＴＤＭＡ通信シーケンス中の所定の位置
で受信されたシーケンス・マーカ信号を検出し、再生す
る装置５０ＶＣ．おいて、該装置は、受信されたＴＤＭ
Ａ通信シーケンスと、シーケンス・マーカ信号を表わす
蓄積されたユニーク・ワードの両方の所定の複数個の連
続したシンボルが対応したときには、これを検出して、
その検出に応動して出力信号を発生する相関器１００と
、ｙ個の連続したＴＤＭＡ通信シーケンスで受信された
ｙ個の周期的シーケンス・マーカ信号を相関器出力信号
から検出し、その検出に応動して出力信号を発生するロ
ツクオン手段（第５図の１１０、第６図の２００，２０
２，２０４，２０８，２１０，２１２，２１４，２１６
）とを含み、該第１の手段はさらに、 周期的シーケンス・マーカ信号の予期される受信の周期
に対応する周期を持つ第１の手段の出力信号の連続した
系列を別個に発生できる発ＺＯ振器（第５図の１３６、
第６図の２１６）と、ロツクオン・手段の出力信号と該
発振器の出力信号の間の位相差を検出して、該位相差信
号を除去するよう該発振器の位相を変更することができ
る出力信号を発生する更新手段（第５図 ５の１４０，
１５０、第６図の２２２，２３２，２１２）とを含む。

（８）前記第（７）項に記載の装置において、該装置は
さらに、ｚ個の連続したシーケンス・マーカ信号が処１
０理装置に受信されると期待した時点でｚ個の出力信号
を相関器が発生できなかつたことを検出して、その失敗
検出に応動して該第１の手段の出力信号を禁止する出力
信号を発生する禁止手段（第５図の１７０，１７２，１
７４，１７６，１５１７８，１８０，１８２，１８４、
第６図の２０４，２１６）を含み、該検出手段は処理装
置の初期シーケンスの間には、ロツクオン手段がその出
力信号の第１のものを発生するまでは該第１の手段から
の出力２０信号が禁止されるようにする第２の手段（第
５図の１８０，１８２、第６図の２０４，２１６）をさ
らに含む。

（９）前記第（７）項に記載の装置において、ロツクオ
ン手段は、 ２５相関器の出
力に結合された入力と、入力信号に応動して入力信号か
らほぼ１ＴＤＭＡ通信シーケンスにおける短い時間に生
ずる出力付勢信号を発生することができる回路とを含む
ウインドウ発生手段（第５図の１１２，１１６，１１７
）３０と、相関器からの出力信号が該第１のウインドウ
発生手段からの該出力付勢信号と同時に受信されたとき
に相関器の出力信号をそれを通してゲートすることがで
きる第１のゲート手段（第５３５図の１１３）と、該第
１のゲート手段の出力に接続された入力端子と、入力信
号に応動して該入力信号の後の約１ＴＤＭＡ通信シーケ
ンスで生ずる出力付勢信号を発生できる回路とを含む第
２のウインドウ功発生手段（第５図の１１８，１１９）
と、該相関器の出力信号が第２のウインドウ発生手段の
出力付勢信号と同時に受信されたときに、該相関器から
の出力信号をゲートできる第２のＺＯゲート手段（第５
図の１１４） とを含んでいる。

０）前記柔（９）項に記載の装置において、該第２のウ
インドウ発生手段の出力はまた該第１のウインドウ発生
手段の入力に結合されている。

０前記第（η項に記載の装置において、 該ロツクオン手段は、 出力端子に選択的にスイツチできる第１，第２，第３の
入力端子を持ち、第１の入力端子は相関器の出力に結合
されたような第１のスイツチ手段（第６図の２００）と
、相関器の出力に結合された第１の入力端子と、第２の
入力端子と、該第１のスイツチ手段の第２の入力端子に
接続された出力端子を有するＡＮＤゲート（第６図の２
０２）と、該ＡＮＤゲートの出力に結合された第１の入
力端子と、第２の入力端子と、該第１のスイツチ手段の
第３の入力端子に接続された出力端子とを有する第２の
スイツチ手段（第６図の２２０）と、該第１のスイツチ
手段の出力端子に接続された入力端子と、該ＡＮＤゲー
トの第２の入力端子と該第２のスイツチ手段にそれぞれ
接続された第１および第２の出力端子と、該入力信号の
後の約１ＴＤＭＡ通信シーケンスの短い時間間降で生ず
る出力付勢信号を第１の出力端子に、該第１の出力端子
における出力付勢信号の終了時に該第２の出力端子にお
けるパルスを発生することができる回路とを含むウイン
ドウ発生手段（第６図の２．０８，２１０，２１２，２
１６）と、相関器の出力に結合された第２の入力端子と
、該ウインドウ発生手段のそれぞれ第１および第２の出
力端子に結合された第２および第３の入力端子と、第１
および第２のスイツチ手段に接続された出力と、（ａ）
該第１および第２のスイツチ手段がそれに関連する第１
の入力端子と出力端子を相互接続するようにする第１の
制御信号をその出力に発生し、（ｂ）該処理装置の第１
の入力端子における入力信号の内の第１のものに応動し
て該第１のスイツチ手段が第２の入力端子と第１の出力
端子を相互接続するようにするための第２の制御信号を
その出力に発生し、（ｃ）該処理装置の第１および第２
の入力端子における複数個のｙ個の連続しれ同時信号の
検出に応動して該出力に該第１のスイツチ手段が該第３
の入力端子と出力端子を接続するようにする第３の制御
信号をその出力に発生し、（ｄ）処理装置の第１および
第２の入力端子における同時信号の失敗にただちに応動
して、該第２のスイツチ手段が該第２の入力端子とその
出力端子を相互接続するようにする第４の制御信号をそ
の出力に発生する制御手段とを含む処理装置（第６図の
２０４）を含む。

（代）前記第（１１）項に記載の装置において、該処理
装置制御手段はさらに第４の制御信号の発生の後で、処
理装置の第１および第２の入力端子における同時信号の
発生失敗がｚ回続けて生じたのを検出して、該ｚ回の失
敗の検出に応動して該第１の制御信号を該出力に発生す
る回路を含む。

【図面の簡単な説明】

第１図は通信系列におけるスーパフレーム、フレーム、
サブフレームおよび伝送バーストのフオーマツトの例を
示す図、第２図は本発明によるバースト・モデム用高速
処理装置のプロツク図、第３図は本発明の処理装置の受
信側の直一並列変換器と蓄積回路のプロツク図、第４図
は本発明の処理装置の送信側のプロツク図、第５図は本
発明によるバーストモデム用フレーム同期再生回路を実
現するひとつの装置のプロツク図、第６図は本発明によ
るバーストモデム用処理装置のフレーム同期再生回路の
実現の他の構成のプロツク図、第７図乃至第９図は第６
図のフレーム同期再生回路中の処理装置によつて用いら
れる機能シーケンスのフロー図である。

Claims (1)

1. 【特許請求の範囲】 １ バーストモデムによる受信のために各列の所定の位
   置にシーケンス・マーカ信号を配置したくりかえし系列
   の割りあてられたタイムスロットで情報バーストを授受
   する通信方式におけるバーストモデムと低速端局処理装
   置をインタフェースする処理装置であつて、くりかえし
   系列におけるシーケンス・マーカ信号を検出できる第１
   の手段と、第１の手段からの出力信号に応動して該低速
   端局処理装置によつて処理されることが望まれる通信系
   列内の各情報バーストごとにウィンドウ信号を発生でき
   る第２の手段と、を有す該処理装置において、 該第１の手段は正常に受信されたシーケンス・マーカ信
   号と時間的に対応する出力信号を発生することのできる
   回路を有し、該第２の手段は該第１の手段からの各出力
   信号から第１の所定の時間で発生し、第２の所定の時間
   で終了するウィンドウ信号を発生することができ、該第
   １および第２の所定の時間はそれぞれ所望の情報バース
   トの予期される受信の直前および直後に生ずるようにな
   つており、該処理装置には、さらにメモリ回路を設け前
   記端局処理装置によつて次に行われるべき該情報バース
   トの検出と、低速処理のために該メモリ回路により該第
   ２の手段によつて発生したウィンドウ信号の期間中に受
   信された通信シーケンスの部分をその第１のセクション
   に直接蓄積することができ、さらに、第３の手段を設け
   、該第３の手段により該第１の手段の各出力信号から第
   ３の所定の時間で開始し、第４の所定の時間で終了する
   ウィンドウ信号を発生することができ該第３および第４
   の時間はその間に通信系列の割りあてられたタイムスロ
   ット中の情報バーストの長さに対応する期間を有するよ
   うになつており、前記メモリ回路はさらに、その第２の
   部分に低速端局処理装置で受信された情報バーストを一
   時的に蓄積し、該第３の手段によつて発生したウィンド
   ウ信号の期間中に該情報バーストを直接バーストモデム
   に送信することができることを特徴とする処理装置。 ２ 特許請求の範囲第１項に記載の処理装置において、
   前記の第１の手段は、 受信通信系列とシーケンス・マーカ信号を表わす蓄積さ
   れたユニーク・ワードとにおける一連の所定の複数のシ
   ンボルが対応したときにこれを検出し、その検出に応動
   して出力信号を発生する相関器と、相関器出力信号から
   ｙ個の連続した通信系列で受信されたｙ個の複数の周期
   的シーケンス・マーカ信号を検出し、その検出に応動し
   て出力信号を発生するロックオン回路と、シーケンス・
   マーカ信号再生回路とからなり、該シーケンス・マーカ
   信号再生回路は、周期的マーカ信号の期待される受信の
   周期に対応する周期を持つ第１の手段の出力信号の連続
   した系列を別個に発生できる発振器と、ロックオン回路
   の出力信号と発振器の出力信号との位相差を検出して該
   位相差を除去するよう発振器の位相を変化できる出力信
   号を発生する更新手段とを有することを特徴とする処理
   装置。 ３ 特許請求の範囲第２項に記載の処理装置において、
   該シーケンス・マーカ信号再生回路はさらに、該処理装
   置によつてｚ個の一連の周期的シーケンス・マーカ信号
   が受信されると期待したときに相関器が連続してｚ個の
   複数の出力信号を発生できなかつたことを検出して、そ
   の失敗検出に応動して第１の手段の出力信号を禁止する
   出力信号を生ずる禁止手段を有しこれによつて処理装置
   の初期動作の間は、ロックオン回路がその出力信号のう
   ちの第１のものを発生するまでは該禁止手段によつて該
   第１の手段からの出力信号を禁止することを特徴とする
   処理装置。 ４ 特許請求の範囲第２項に記載の処理装置において、
   前記ロックオン回路は、 相関器の出力に結合された入力、入力信号に応動して該
   入力信号から約１通信系列時間の後短時間生ずる出力付
   勢信号を発生することができる回路とを含む第１のウィ
   ンドウ発生回路と、相関器からの出力信号が該第１のウ
   ィンドウ発生回路からの出力付勢信号と同時に受信され
   たときに、相関器からの出力信号を通すことができる第
   １のゲート手段と、該第１のゲート手段の出力に結合さ
   れた入力端子と、入力信号に応動して、該入力信号から
   約１通信系列の後短時間で生ずる出力付勢信号を発生す
   ることができる回路とを含む第２のウィンドウ発生回路
   と、相関器からの出力信号が該第２のウインドウ発生回
   路からの出力付勢信号と同時に受信されたときに、それ
   を通して相関器の出力信号をゲートすることができる第
   ２のゲート手段と、からなることを特徴とする処理装置
   。 ５ 特許請求の範囲第４項に記載の処理装置において、
   前記第２のウィンドウ発生回路の出力は第１のウィンド
   ウ発生回路の入力にも接続されていることを特徴とする
   処理装置。 ６ 特許請求の範囲第２項に記載の処理装置において、
   前記ロックオン回路はゲート手段を有し、該ゲート手段
   は、出力端子に選択的に接続できる第１、第２および第
   ３の入力端子を有し、その内の第１の入力端子は相関器
   の出力に結合された第１のスイツチ手段と、相関器の出
   力に接続された第１の入力端子と、第２の入力端子と、
   該第１のスイッチ手段の第２の入力端子に接続された出
   力端子とを有するＡＮＤゲートと、該ＡＮＤゲートの出
   力に接続された第１の入力端子と、第２の入力端子と、
   該第１のスイッチ手段の第３の入力端子に接続された出
   力端子とを有する第２のスイッチ手段とからなり、該ロ
   ックオン回路はさらに、 該第１のスイッチ手段の出力端子に接続された入力端子
   と、該ＡＮＤゲートの第２の入力端子および該第２のス
   イッチ手段にそれぞれ接続された第１および第２の出力
   端子と、該入力信号から約１通信系列時間後の短い時間
   で生ずる出力付勢信号を該第１の出力端子に発生し、該
   第１の出力端子における出力付勢信号の終了時に該第２
   の出力端子にパルスを生ずる回路とを有すウィンドウ発
   生回路と、相関器の出力に結合された第１の入力端子と
   、該ウィンドウ発生回路の第１および第２の出力端子に
   それぞれ結合された第２および第３の入力端子と、第１
   および第２のスイッチ手段に結合された出力と、（ａ）
   該出力に第１の制御信号を発生してその対応する第１の
   入力端子と出力端子を第１および第２のスイッチ手段で
   接続し、（ｂ）該処理装置の第１の入力端子における入
   力信号の内の最初のものに応動して該出力に第２の制御
   信号を発生して該第１のスイッチ手段によつて第２の入
   力端子と該出力端子を接続し、（ｃ）該処理装置の第１
   および第２の入力端子にｙ個の複数の連続した同時信号
   が検出されたときに該出力に第３の制御信号を発生して
   該第１のスイッチ手段によつてその第３の入力端子およ
   び該出力端子を接続し、（ｄ）該処理装置の第１および
   第２の入力端子に同時信号を検出するのに失敗したとき
   はただちに該出力に第４の制御信号を発生して該第２の
   スイッチ手段によつてその第２の入力端子および該出力
   端子を接続することができる制御手段とを有すプロセッ
   サとからなることを特徴とする処理装置。 ７ 特許請求の範囲第６項において、 前記プロセッサ制御手段はさらに、第４の制御信号の発
   生の後、該プロセッサの第１の入力端子と第２の入力端
   子に同時信号が検出された検出失敗がｚ回続けて生じた
   ことを検出して、該ｚ回の連続失敗の検出に応動して該
   出力に該第１の制御信号を発生する回路からなることを
   特徴とする処理装置。