JPS595752A - パルス性雑音の低減回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、オーディオ機器、ラジオ受信機、テレビジョ
ン受像機、ビデオ・ディスク・プレーヤなどにおけるオ
ーディオ信号系へ外部から混入したパルス性雑音の低減
が聴感的に良好に行なわね５るようにしたパルス性雑音
の低減回路に関するものである。

（従来技術） オーディオ信号系を有する電気機器あるいは電子機器な
どの各種の機器のオーディオ信号系に対して、パルス性
雑音例えば自動車のイグニッション雑音あるψは他の電
気機器で発生したパルス性の雑音が混入すると、オーデ
ィオ信号の品質が劣化されてしまうことは周知のとおり
である。

そして、従来、前ｇｅ（−たパルス性雑音の混入によっ
てオーディオ信号の品質の劣化を低減する手段として、
（イ）パルス性雑音のパルス中が聴増を希望する最高周
波数の信号の周期エリも狭い場合に、雑音の生じている
期間におけろ信号の信号レベルを、雑音期間の直前の信
号レベルにホールドして、信号に混入したパルス性の雑
音を低減する。（ロ）パルス性雑音の生じている期間が
長Ｉ／−揚今に、雑音の生じている期間におけろオーデ
ィオ信号の伝送系の利得を低下させて、信号に混入（１
，たパルス性雑音を低減する。などの方法を適用し、パ
ルス性雑音の低減が図かられて来ている。

（発明の解決しようとする問題点） しかし、パルス性雑音の低減のために採ら第１て来た一
＠８ｅした従来技術の（イ）は、雑音の生じている期間
が短い場合だけに有効であり、雑音の生じている期間が
長ｆ場合には、ホールド期間におけろ信号の信号レベル
が実際の直流分と異なっていることにより、その部分が
逆に低減雑音として強調さＪｌろ１こめに、聴感上にお
いて問題となり、ま１こ、前記した従来技術の（Ｏ）は
、雑音の生じ”ｔＩ、−ろ期間が長い場合には聴感上で
好ましい雑音低減効果を示すが、雑音の生じている期間
の短ｆ場合には雑音低減作用を有しないという欠点があ
る。

（問題点を解決するための手段） このように、従来はパルス性雑音の生じている期間長の
如何に拘わらず、聴感的に良好にパルス性雑音を低減さ
せうるような雑音低減手段がなく、その改善が要望さり
、ｆ、−０ 本発明は、比較的に簡単な構成にエリ、パルス性雑音の
長短を自動的に識別し、パルス性雑音の生じている期間
が予め定められＬ時間巾よりも短い場合には、その雑音
期間の直前の信号レベルなその雑音期間中にわ１こって
ホールドするようにし、ま１こ、パルス性の雑音の生じ
ている期間が前記の予め定めらねている時間巾よりも長
い場合には、その雑音期間にわたって信号伝送系の利得
を自動的に低下させるようにして、従来の問題点を解消
するようにしたものである。

（実施例） 以下、添付図面を参照しながら、本発明のパルス性雑音
の雑域回路の具体的な内容について詳細に説明する。

第１図は、本発明のパルス性雑音の低減回路の一実施態
様のブロック図であって、この第１図において、ｌは信
号の入力端子、２はホールド回路（サンプルホールド回
路）、３は利得制御回路、４はパルス性雑音検出回路５
０入力端子５６はパルス整形回路、７はパルス巾識別回
路、８は積分回路、９は出力端子であり、ま１こ、第２
図は第１図中のパルス巾識別回路７の具体的な構成例を
示すブロック図であり、Ｍ２図において、ＩＣＴは抵抗
ＲＩ、Ｒ２とコンデンサＣとによって構成さ名た積分回
路、ＩＮＶ、〜ＩＮｖ３　　はインバータ５．静のは７
７ド回路であり、図中のＴ１〜Ｔ３は第１図中のブロッ
ク７との対応関係を明らかにするために示す端子である
。

第３図の（ａｌ〜（ｇ）は、第１図及び第２図中に符号
ａ　＝　ｇで示さねている部分におけろ信号の波形別図
であり、以下の説明においては、ａ　”’−ｇが信号ａ
〜信号ｇの工うに記載されることもある。

第１図示の回路配置において、入力端子ｌに供給さ第１
た信号ａは、ホールド回路２１Ｃ供給されるとともに、
入力端子４を介してパルス性雑音検出回路５に与えられ
る。ホールド回路２は、そ牙１に信号ｄ（後述する第１
の制御パルス信号）が加えらｈたときは、その信号ｄの
加えられろ直前における信号ａの信号レベルを、信号ｄ
のパルス中にわたってホールドして出力し、また、そ第
１に信号ｄが加えらｈてぃないときは、信号ａをそのま
ま通過させろような動作を行なうｘ”）なものとして構
成さｉｌてｆろ。

また、パルス性雑音検出回路５は、信号ａＶｃおけるパ
ルス性雑音（第３図中では時刻ｔ、→ｔ２、ｔ。

→ｔ４、ｔ、→ｔ、の各部分に信号ａに混入されている
ものとして例示さねている）を検出する動作を行なうも
ので、このパルス性雑音検出回路５としては周知の任意
構成のものを使用しても、ＣＩ／′。

パルス性雑音検出回路５で検出され１こ／（ルス性雑音
は、パルス整形回路６においてノクルス整形されろこと
にエリ、第３図のｂで示す工５な一定の波高値を有する
パルス整形出力信号ｂ（信号ｂ）となされて、端子Ｔ１
を介して・（ルス巾識別回路７に供給さねろ。

パルス巾識別回路７の１例構成を示す第２図において、
パルス巾識別回路７に与えらｈＴこ信号すは、積分回路
ＩＣＴと７ンド回路Ｎのとに加えらねており、積分回路
ＩＣＴでは、信号すを積分して第３図のＣで示す工うな
積分信号Ｃとしてインノ＜−タＩ　ＮＶ、に与える。

前記の積分信号Ｃは、一定な波高値を有しているパルス
整形出力信号すを積分しているから、積分信号Ｃの波高
値はパルス整形出力信号すの７（ルス巾が狭い場合には
小さく、パルス整形出力信号すのパルス巾が広い場合に
は高くなる。そして、パルス整形出力信号すのパルス巾
は、信号ａ中に混入しているパルス性雑音の生じている
期間と対応しているから、積分信号Ｃの波高値は、信号
ａ中に混入しているパルス性雑音の生じている期間が短
かいときは低く、パルス性雑音の生じている期間が長い
ときには高くなっている。

積分回路ＩＣＴから出力される積分信号Ｃは、インバー
タＩ　ＮＶ、　　に与えられているが、インバータＩＮ
Ｖ、は第３図のＣにＥ−Ｅで示すようなスレッショルド
を有しているから、積分信号ＣがスレノンヨルドＥ−Ｅ
を超えるような波高値のものの場合だけに出力を生じ、
そねをインバータＩＮＶ２　　に与えろ。

第３因のｅはインバータＩＮＶ２　の出力信号ｅであり
、この出力信号ｅは前記したインバータＩＮＶ。

のスレノンヨルトＥ　−Ｅと対応して定まる時間巾より
もパルス巾の広いパルスであり、このパルスｅは第２の
制御パルス信号ｅとしてパルス巾識別回路７の端子Ｔ２
から積分回路８へ供給さ」１、次いで、それは積分回路
８で積分さＪすることにエリ、第３図ｆの工うな利得制
御信号ｆとなざハて利得制御回路３へ与えらねる。

そわで、利得制御回路３は時刻ｔ６〜ｔ、の期間に信号
伝送系の利得を低下させるから、信号ａＶｃ混入し′ｔ
いろ雑音の生じている期間の長いパルス性雑音は、第３
図のｇＫ示すように効果的に除かねるのである。

＠配したインバータＩＮ′ｖ２　　からの出力信号ｅは
、またインバータＩＮｖ３ｖｃも与えら１ており、イン
ノく一タＩＮＶ３からの出力信号は前記したアンド回路
層へゲート信号として与えられる。

したがって、アンド回路層では、信号すを前記したイン
バータＩＩＩＪｖ３の出力信号でケートすることにエリ
、第３図ｄの工５な信号を第１の制御パルス信＠ｄとし
て端子Ｔ３からホールド回路２ＶＣ与えろ。

そねによりホールド回路２では、時刻ｔ、→ｔ２、時刻
ｔ３→ｔ４、時刻ｔ５→ｔ６、などの各期間において、
そわらの各期間におけろ直曲の信号レベルを、そねらの
各期間中でホールドして、信号ａに混入されているパル
ス性雑音が第３図のｇのよ５に低減された状態の信号と
して出力するのである。

前ｇピのように動作するホールト回路２と利得制御回路
３とが縦続的に接続きれていて、また−子め定められた
時間中エリも短い雑音期間と対応して行なわれるホール
ト回路２によるパルス性雑音の低減動作と、予め定めら
ねた時間巾よりも長ψ雑音期間と対応して行なわれる利
得制御回路３に工ろパルス性雑音σ〕低減動作とが、信
号ａ６中に混入さねているパルス性雑音の雑音期間が予
め定めら幻た時間巾エリも短いか長いかを識別し１第１
、第２の制御パルス信号を発生するパルス巾識別回路７
からの制御パルス信号に基づいて行なわ盪１ろので、信
号ａ中に混入されているパルス性雑音は効果的に低減さ
れるのである。

なお、制御パルス信号を発生させろために設けられｔい
る構成部分（第１図中の符号５〜７の部分）の動作の時
間遅れが問題となるときは、ホ−ルド回路２の入力側に
遅延回路を設けて信号ａに所要の時間遅延を与えるよう
にすＪｌばよｐが、前ｆｌｉｐ　Ｌだ制御パルス信号の
発生の１こめに設けらｊ’ｌ　７ｊ構成部分として、動
作速度の早いものを採用すわば、前記した遅延回路は必
要とさ］１ない（特に、パルス性雑音検出回路５の動作
速度が問題となる）。

（効果） 以上、詳細ＶＣ説明したところから明らかな工５に、本
発明のパルス性雑音の低減回路では、信号中に混入して
ｆろパルス性雑音期間の長短を自動的に識別し、パルス
性雑音の生じている期間が予め定められ１こ時間巾工り
も短い場合には、その雑音期間の直前の信号レベルをそ
の雑音期間中にわ１こってホールトし、また、バフレス
性の雑音が前記の予め定めらねている時間巾エリも長い
場合には、その雑音期間にわたって信号伝送系の利得を
自動的に低下させるようにしているので、本発明によれ
ば従来のパルス性雑音の低減回路における諸問題点がす
べて良好に解決されるのであり、信号中に混入している
パルス性雑音の抑圧低減が聴感的にも良好に行なわわる
という効果を奏する。

【図面の簡単な説明】

第１図は本発明のパルス性雑音の低減回路の一実施態様
のブロック図、第２図はパルス中識別回路の一例構成の
ブーツク図、第３図は信号の波形図である。 ｌ・・・入力信号、２・・・ホールド回路、３・・・利
得制御回路、５・パルス性雑音検出回路、６・・パルス
整形回路、７・・・パルス巾識別回路、８　、　ＩＣＴ
　・積分回路、ＩＮＶ、〜ＩＮｖ３・・・インバータ、
かの・・７７ド回路、 〜゛−〜７ 晃　　３　　図

Claims (1)

1. 【特許請求の範囲】 １　人力信号中に含まれろパルス性の雑音成分を検出す
   る手段と、前記の検出手段によって検出さ′＃′ｌたパ
   ルス性の雑音成分をパルス整形して、雑音が生じている
   期間と対応するパルス整形出力信号を得る手段と、前記
   したパルス整形出力信号のパルス中を識別し、その識別
   結果に応じて、予め設定された時間巾エリも狭いパルス
   中の第１の制御パルス信号と、予め設定さ第１た時間巾
   エリも広いパルス中の第２の制御パルス信号とを発生さ
   せる手段と、前記した第１の制御パルス信号を用いて、
   入力信号における雑音が生じている期間の入力信号の信
   号レベルをその期間の直前の信号レベルにホールドさせ
   ろ手段と、前記した第２の制御パルス信号に基づいて得
   た利得制御信号にエリ、入力信号中の雑音が生じている
   期間におけろ回路の利得を低下させろ手段とを備えてな
   るパルス性雑音の低減回路 ２雑音が生じている期間の信号レベルを所定値にホール
   ドするホールド回路と、雑音が生じている期間の信号レ
   ベルを低下させろ利得制御回路とを縦続的に接続してな
   る特許請求の範囲第１項に記載のパルス性雑音の低減回
   路 ３パルス整形出力信号のパルス中の識別手段としてパル
   スの積分方法を用いてなる特許請求の範囲第１項に記載
   のパルス性雑音の低減回路４、第２の制御パルス信号ケ
   積分して利得制御信号として用いろ特許請求の範囲第１
   項に記載のパルス性雑音の低減回路