JPS5952585B2 - Ｄｐｃｍ信号伝送方式 - Google Patents
Ｄｐｃｍ信号伝送方式Info
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- JPS5952585B2 JPS5952585B2 JP16385879A JP16385879A JPS5952585B2 JP S5952585 B2 JPS5952585 B2 JP S5952585B2 JP 16385879 A JP16385879 A JP 16385879A JP 16385879 A JP16385879 A JP 16385879A JP S5952585 B2 JPS5952585 B2 JP S5952585B2
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- Japan
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- signal
- circuit
- difference
- level
- shift register
- Prior art date
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- Expired
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G7/00—Volume compression or expansion in amplifiers
- H03G7/007—Volume compression or expansion in amplifiers of digital or coded signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B14/00—Transmission systems not characterised by the medium used for transmission
- H04B14/02—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation
- H04B14/04—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation using pulse code modulation
- H04B14/046—Systems or methods for reducing noise or bandwidth
- H04B14/048—Non linear compression or expansion
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Description
【発明の詳細な説明】
本発明はＤＰＣＭ信号伝送方式に係り、一定の制限され
たビット数で伝送される差分パルス符号変調（ＤＰＣＭ
）信号を、入力差分信号のレベルに応じて入力差分信号
のビットシフトをして得る・ことにより、ＤＰＣＭ信号
に特有のこう配過負荷雑音と粒状雑音を低減しうる伝送
方式を提供することを目的とする。
たビット数で伝送される差分パルス符号変調（ＤＰＣＭ
）信号を、入力差分信号のレベルに応じて入力差分信号
のビットシフトをして得る・ことにより、ＤＰＣＭ信号
に特有のこう配過負荷雑音と粒状雑音を低減しうる伝送
方式を提供することを目的とする。
第１図は従来のＤＰＣＭ信号伝送方式の一例のブロック
系統図を示す。
系統図を示す。
同図中、１はアナログ信′号入力端子で、これより入来
したアナログ信号はＡＤ変換器２に供給され、ここで標
本化された後量子化されて２値のディジタル信号とされ
る。このディジタル信号は、差分器３に供給される一方
、遅延器４に供給され、ここで上記標本化の一ｉ周期（
−サンプリング周期）だけ遅延された後重み付け係数器
５を経て差分器３に供給される。差分器３はＡＤ変換器
２の出力ディジタル信号から重み付け係数器５の出力デ
ィジタル信号を差し引いて両者の差分信号（ディジタル
信号である）をフ出力する。従つて、差分器３の出力デ
ィジタル信号は、隣接する標本間の振幅差に相当する信
号が符号化されてなるＤＰＣＭ信号であり、所望の伝送
路を経て受信系へ送信される。上記の送信されたＤＰＣ
Ｍ信号は、ＤＡ変換器６ワによりアナログ信号に戻され
た後、積分器７に供給され、ここでもとのアナログ信号
とされて出力端子８へ出力される。
したアナログ信号はＡＤ変換器２に供給され、ここで標
本化された後量子化されて２値のディジタル信号とされ
る。このディジタル信号は、差分器３に供給される一方
、遅延器４に供給され、ここで上記標本化の一ｉ周期（
−サンプリング周期）だけ遅延された後重み付け係数器
５を経て差分器３に供給される。差分器３はＡＤ変換器
２の出力ディジタル信号から重み付け係数器５の出力デ
ィジタル信号を差し引いて両者の差分信号（ディジタル
信号である）をフ出力する。従つて、差分器３の出力デ
ィジタル信号は、隣接する標本間の振幅差に相当する信
号が符号化されてなるＤＰＣＭ信号であり、所望の伝送
路を経て受信系へ送信される。上記の送信されたＤＰＣ
Ｍ信号は、ＤＡ変換器６ワによりアナログ信号に戻され
た後、積分器７に供給され、ここでもとのアナログ信号
とされて出力端子８へ出力される。
ここで、いま説明の便宜上、ＡＤ変換器２の出カデイジ
タル信号が８ビツトであり、２の補数表示によるデイジ
タル信号が表１に示す如くに入力表２（Ａ）かられかる
ように、ＬＳＢから５ビツト伝送する場合は時刻２、３
、４、６でオーバーフローし、ＬＳＢより２番目のビ・
ソト （ＬＳＢ−１）から５ビツト分伝送すると表２（
Ｂ）よりわかるようｚに時刻２、６でオーバーフローす
る。
タル信号が８ビツトであり、２の補数表示によるデイジ
タル信号が表１に示す如くに入力表２（Ａ）かられかる
ように、ＬＳＢから５ビツト伝送する場合は時刻２、３
、４、６でオーバーフローし、ＬＳＢより２番目のビ・
ソト （ＬＳＢ−１）から５ビツト分伝送すると表２（
Ｂ）よりわかるようｚに時刻２、６でオーバーフローす
る。
従来のＤＰＣＭ信号伝送方式では、このようなオーバー
フローが生ずる場合があり、このオーバーフローが生じ
たときは、入力信号レベルを伝送するビツされる差分器
３の出力差分信号は表１の如くになる。すなわち、ある
時刻ｎの入カデイジタル信号をＸｎとすると、上記差分
信号Ｙ。
フローが生ずる場合があり、このオーバーフローが生じ
たときは、入力信号レベルを伝送するビツされる差分器
３の出力差分信号は表１の如くになる。すなわち、ある
時刻ｎの入カデイジタル信号をＸｎとすると、上記差分
信号Ｙ。
は次式で示される。ＹｎＯＸｎ−Ｘｎ−１
（１）ただし（１）式中、ｎ−１は時刻ｎよ
り１廿ンプリング周期Ｔだけ前の時刻で、ｘぉ，は時刻
ｎ−１，におけるデイジタル信号を表わす。
（１）ただし（１）式中、ｎ−１は時刻ｎよ
り１廿ンプリング周期Ｔだけ前の時刻で、ｘぉ，は時刻
ｎ−１，におけるデイジタル信号を表わす。
しかして、上記の差分信号（ＤＰＣＭ信号）は一般に帯
域圧縮のために差分器３のビツト数よりも小なるビツト
数に制限されて伝送される。
域圧縮のために差分器３のビツト数よりも小なるビツト
数に制限されて伝送される。
いま伝送されるビツト数を５ビツトとすると、表１で示
される差分信号（ＤＰＣＭ信号）は、その最下位ビツト
（ＬＳＢ）から５ビツトを伝送する場合は表２（Ａ）
に示す如くに伝送され、また最下位より２番目のビツト
から５ビツト分を伝送する場合は表２（Ｂ）に示す如く
に伝送される。なお、表２（Ａ）、（Ｂ）にはオーバー
フロー補正後の信号についても併せて示してある。第２
図は上記のこう配過負荷雑音及び粒状雑音の発生する様
子をアナログ入力信号とＤＰＣＭ応答波形との関連にお
いて示す図で、また第３図Ａ，Ｂは夫々基準信号入力に
よるＤＰＣＭ信号伝送の復調信号のスペクトラムを示す
。
される差分信号（ＤＰＣＭ信号）は、その最下位ビツト
（ＬＳＢ）から５ビツトを伝送する場合は表２（Ａ）
に示す如くに伝送され、また最下位より２番目のビツト
から５ビツト分を伝送する場合は表２（Ｂ）に示す如く
に伝送される。なお、表２（Ａ）、（Ｂ）にはオーバー
フロー補正後の信号についても併せて示してある。第２
図は上記のこう配過負荷雑音及び粒状雑音の発生する様
子をアナログ入力信号とＤＰＣＭ応答波形との関連にお
いて示す図で、また第３図Ａ，Ｂは夫々基準信号入力に
よるＤＰＣＭ信号伝送の復調信号のスペクトラムを示す
。
すなわち、入力は基準信号だけだから復調信号も本来は
基準信号だけとなるはずであるが、伝送系の歪によつて
第３図Ａ，Ｂに示す如く基準信号以外の歪（雑音）も復
調信号中に生じ、しかも差分器３の出力のうち上方ビツ
トを用いてＤＰＣＭ信号伝送を行，なつた場合のスペク
トラムは第３図Ａに示す如くになり、基準信号入力レベ
ル変化が小なるほど多くの基準信号より高域の不要歪成
分が発生する（粒状雑音が発生する）。一方、差分器３
の出力のうち下方ビツトを用いてＤＰＣＭ信号伝送を行
なつた場合のスペタトラムは第３図Ｂに示す如くになり
、基準信号入力レベル変化が大なるほど多くの基準信号
より高域の不要歪成分が発生するにう配過負荷雑音が発
生する）。差分器３の出力ビツトは上位ビツトほど入力
信号レベル変化の大なるレベルの情報を表わしているか
らである。このように第３図Ａ，Ｂからもわかるように
、従来のＤＰＣＭ信号伝送方式では、伝送するビツトの
選択によつて歪（雑音）の発生の仕方が相違し、また入
力レベルの変化が正確には波形の立上りと立下りにより
夫々歪（雑音）の発生が異なるが、いずれにせよ雑音が
発生し、正確に入力信号が伝送されないという欠点があ
つた。本発明は上記欠点を除去したものであり、以下第
４図乃至第９図と共にその一実施例について説明する。
基準信号だけとなるはずであるが、伝送系の歪によつて
第３図Ａ，Ｂに示す如く基準信号以外の歪（雑音）も復
調信号中に生じ、しかも差分器３の出力のうち上方ビツ
トを用いてＤＰＣＭ信号伝送を行，なつた場合のスペク
トラムは第３図Ａに示す如くになり、基準信号入力レベ
ル変化が小なるほど多くの基準信号より高域の不要歪成
分が発生する（粒状雑音が発生する）。一方、差分器３
の出力のうち下方ビツトを用いてＤＰＣＭ信号伝送を行
なつた場合のスペタトラムは第３図Ｂに示す如くになり
、基準信号入力レベル変化が大なるほど多くの基準信号
より高域の不要歪成分が発生するにう配過負荷雑音が発
生する）。差分器３の出力ビツトは上位ビツトほど入力
信号レベル変化の大なるレベルの情報を表わしているか
らである。このように第３図Ａ，Ｂからもわかるように
、従来のＤＰＣＭ信号伝送方式では、伝送するビツトの
選択によつて歪（雑音）の発生の仕方が相違し、また入
力レベルの変化が正確には波形の立上りと立下りにより
夫々歪（雑音）の発生が異なるが、いずれにせよ雑音が
発生し、正確に入力信号が伝送されないという欠点があ
つた。本発明は上記欠点を除去したものであり、以下第
４図乃至第９図と共にその一実施例について説明する。
第４図は本発明になるＤＰＣＭ信号伝送方式の送信系の
一実施例のプロツク系統図、第５図は本発明方式の受信
系の一実施例のプロツク系統図を示す。
一実施例のプロツク系統図、第５図は本発明方式の受信
系の一実施例のプロツク系統図を示す。
各図中、第１図と同一部分には同一番号を付し、その説
明を省略する。第４図において、破線９で示す回路部が
本発明方式の要部をなす信号予測回路で、差分器３の出
力差分信号が供給され、その絶対値回路１０及びシフト
レジスタ１９に夫々供給される。上記差分信号はデイジ
タル信号であり、これがｎビツトとすると、絶対値回路
１０により絶対値をとられて出力されるデイジタル信号
もｎビツトであり、これが差分器１１に供給される一方
、遅延器１２に供給され、ここでＡＤ変換器２で標本化
されたときのサンプリング周期に等しい時間遅延された
後、差分器１１に供給される。差分器１１は絶対値回路
１０の出力ｎビツトデイジタル信号から遅延器１２の１
標本前の出力ｎビツトデイジタル信号との差をとる演算
回路で、その出力ｎビツト差分信号を利得制御器１３に
出力する。
明を省略する。第４図において、破線９で示す回路部が
本発明方式の要部をなす信号予測回路で、差分器３の出
力差分信号が供給され、その絶対値回路１０及びシフト
レジスタ１９に夫々供給される。上記差分信号はデイジ
タル信号であり、これがｎビツトとすると、絶対値回路
１０により絶対値をとられて出力されるデイジタル信号
もｎビツトであり、これが差分器１１に供給される一方
、遅延器１２に供給され、ここでＡＤ変換器２で標本化
されたときのサンプリング周期に等しい時間遅延された
後、差分器１１に供給される。差分器１１は絶対値回路
１０の出力ｎビツトデイジタル信号から遅延器１２の１
標本前の出力ｎビツトデイジタル信号との差をとる演算
回路で、その出力ｎビツト差分信号を利得制御器１３に
出力する。
利得制御器１３は、最終復調出力中の歪成分が最も少な
くなるように適当な重み付け係数を付与するためのもの
で、乗算器と係数器で構成してもよい。利得制御器１３
の出力ｎビツト差分信号は、絶対値回路１０の出力ｎビ
ツト差分信号と加算器１４にて加算され、ｎビツトデイ
ジタル信号の予測信号とされる。
くなるように適当な重み付け係数を付与するためのもの
で、乗算器と係数器で構成してもよい。利得制御器１３
の出力ｎビツト差分信号は、絶対値回路１０の出力ｎビ
ツト差分信号と加算器１４にて加算され、ｎビツトデイ
ジタル信号の予測信号とされる。
すなわち、第６図において、絶対値回路１０より加算器
１４に供給されるｎビツト差分信号が、それをデイジタ
ルーアナログ変換したとした場合に時刻Ｔｌ，ｔ２，ｔ
３で実線の矢印で示す如きレベル変化をするものである
ものとすると、時刻Ｔ２における差分器１１の出力差分
信号は時刻Ｔ２とＴ２より１サンプリング周期Ｔだけ前
の時刻ｔ１との両差分信号の差で、第６図にｄで示すレ
ベルを表わす差分信号となり、これが加算器１４で時刻
Ｔ２における絶対値回路１０の出力ｎビツト差分信号と
加算されることにより、第６図中破線の矢印で示すレベ
ル情報を表わすデイジタル信号が時刻Ｔ３に絶対値回路
１０より出力されるであろうと予測される予測信号とし
て時刻Ｔ２で得られる。すなわち、差分器１１の出力デ
イジタル信号のアナログ変換値をＰｎとすると、Ｐｎ＝
Ｄｎ− ｄ１−１ （２）で表わされ
る。
１４に供給されるｎビツト差分信号が、それをデイジタ
ルーアナログ変換したとした場合に時刻Ｔｌ，ｔ２，ｔ
３で実線の矢印で示す如きレベル変化をするものである
ものとすると、時刻Ｔ２における差分器１１の出力差分
信号は時刻Ｔ２とＴ２より１サンプリング周期Ｔだけ前
の時刻ｔ１との両差分信号の差で、第６図にｄで示すレ
ベルを表わす差分信号となり、これが加算器１４で時刻
Ｔ２における絶対値回路１０の出力ｎビツト差分信号と
加算されることにより、第６図中破線の矢印で示すレベ
ル情報を表わすデイジタル信号が時刻Ｔ３に絶対値回路
１０より出力されるであろうと予測される予測信号とし
て時刻Ｔ２で得られる。すなわち、差分器１１の出力デ
イジタル信号のアナログ変換値をＰｎとすると、Ｐｎ＝
Ｄｎ− ｄ１−１ （２）で表わされ
る。
ここにＤｎ＝Ｘｎ−Ｘｎ−１、Ｄｎ−１Ｘ０−１−Ｘｎ
−２である。従つて、このアナログ変換値Ｐｎが差分信
号の微係数となる。よつて、予測信号のアナログ換算値
Ｐ″ｎ＋１はＰ″ｎ＋１＝ＩｄＯＩ＋αＰＯ（３） となる。
−２である。従つて、このアナログ変換値Ｐｎが差分信
号の微係数となる。よつて、予測信号のアナログ換算値
Ｐ″ｎ＋１はＰ″ｎ＋１＝ＩｄＯＩ＋αＰＯ（３） となる。
ただし、（３）式中、αは利得制御器１３によつて付与
される重み付け係数である。上記の如くにして得られた
予測信号は、比較器７１５及び］６に夫々供給され、こ
こで上限レベル設定器１７及び下限レベル設定器１８の
出力基準設定レベルとレベル比較される。
される重み付け係数である。上記の如くにして得られた
予測信号は、比較器７１５及び］６に夫々供給され、こ
こで上限レベル設定器１７及び下限レベル設定器１８の
出力基準設定レベルとレベル比較される。
比較器１５は加算器１４の出力予測信号レベルが上限レ
ベル設定器１７の出力上限レベルよりも大のときにのみ
シフトレジスタ１９に左方向へデータを例えば１ビット
シフトさせるためのシフトパルスを出力すると共に、上
限レベル設定器１７及び下限レベル設定器１８の設定レ
ベルを一定レベル増加させる。以上の動作は、予測信号
レベルが上限レベル設定器１７の出力上限レベルよりも
小になるまで繰り返され、必ず次に予測信号が入来する
までの時間（１サンプリング期間）内に完了するよう構
成されている。同様に、比較器１６は上記予測信号レベ
ルが下限レベル設定器１８の設定下限レベルよりも小の
ときにのみシフトレジスタ１９に右方向へデータを例え
ば１ビツトシフトさせるためのシフトパルスを出力する
と共に、上限レベル設定器１７及び下限レベル設定器１
８の設定レベルを夫々一定レベル減少させる。
ベル設定器１７の出力上限レベルよりも大のときにのみ
シフトレジスタ１９に左方向へデータを例えば１ビット
シフトさせるためのシフトパルスを出力すると共に、上
限レベル設定器１７及び下限レベル設定器１８の設定レ
ベルを一定レベル増加させる。以上の動作は、予測信号
レベルが上限レベル設定器１７の出力上限レベルよりも
小になるまで繰り返され、必ず次に予測信号が入来する
までの時間（１サンプリング期間）内に完了するよう構
成されている。同様に、比較器１６は上記予測信号レベ
ルが下限レベル設定器１８の設定下限レベルよりも小の
ときにのみシフトレジスタ１９に右方向へデータを例え
ば１ビツトシフトさせるためのシフトパルスを出力する
と共に、上限レベル設定器１７及び下限レベル設定器１
８の設定レベルを夫々一定レベル減少させる。
そして以上の動作は予測信号レベルが下限レベル設定器
１８の出力下限レベルよりも大になるまで繰り返され、
シフトパルスを繰り返し出力する。ここで゛、シフトレ
ジスタ１９はｍビツト （但しｍ＜ｎ）のデイジタル信
号をＤＰＣＭ信号として出力する回路で、左方向のシフ
トパルスにより大レベルの信号をｍビツトで表わすこと
ができ、右方向のシフトパルスにより小レベルの信号を
ｍビツトで表わすことができる。第７図は比較器１５，
１６、上限レベル設定器１７、下限レベル設定器１８の
動作を説明するための図で、実線の矢印は絶対値回路１
０の出力ｎビツト差分信号のアナログ換算レベルを示し
、破線の矢印はその時刻で得られる予測信号のアナログ
換算レベルを示し、更に一点鎖線１は上限レベル設定器
１７により設定された上限レベル、一点鎖線１１は下限
レベル設定器１８により設定された下限レベルを夫々示
す。第７図に示すように、時刻Ｔ２にて得られた時刻Ｔ
３の予測信号レベルが上限レベルＩを越えたので、次の
時刻Ｔ３までに上限レベルＩが時刻Ｔ３の予測信号レベ
ルよりも大となるよう上限レベルＩ及び下限レベルＩが
夫々同一レベル上昇され、時刻Ｔ５で下限レベル１１よ
りも時刻！の予測信号レベルが小になつたので、次の時
刻！までに下限レベル１１が予測信号レベルよりも小と
なるよう上限レベルＩ及び下限レベル１１が夫々同一レ
ベル下降され、更に、時刻ＴｌＯでは上限レベルＩを時
刻Ｔｌｌの予測信号レベルが越えたので、次の時刻Ｔｌ
ｌまでに上限レベルＩがその予測信号レベルよりも大と
なるよう下限レベル１１と共に同一レベル夫々上昇され
る。なお、図示の便宜上、第６図では時刻Ｔ２に得られ
る時刻Ｔ３の予測信号のアナログ換算レベルを次の時刻
Ｔ３で図示したが、第７図では時刻ＴＯに得られる時刻
Ｔｎ＋１の予測信号のアナログ換算レベルはその時刻Ｔ
ｎで図示してある。
１８の出力下限レベルよりも大になるまで繰り返され、
シフトパルスを繰り返し出力する。ここで゛、シフトレ
ジスタ１９はｍビツト （但しｍ＜ｎ）のデイジタル信
号をＤＰＣＭ信号として出力する回路で、左方向のシフ
トパルスにより大レベルの信号をｍビツトで表わすこと
ができ、右方向のシフトパルスにより小レベルの信号を
ｍビツトで表わすことができる。第７図は比較器１５，
１６、上限レベル設定器１７、下限レベル設定器１８の
動作を説明するための図で、実線の矢印は絶対値回路１
０の出力ｎビツト差分信号のアナログ換算レベルを示し
、破線の矢印はその時刻で得られる予測信号のアナログ
換算レベルを示し、更に一点鎖線１は上限レベル設定器
１７により設定された上限レベル、一点鎖線１１は下限
レベル設定器１８により設定された下限レベルを夫々示
す。第７図に示すように、時刻Ｔ２にて得られた時刻Ｔ
３の予測信号レベルが上限レベルＩを越えたので、次の
時刻Ｔ３までに上限レベルＩが時刻Ｔ３の予測信号レベ
ルよりも大となるよう上限レベルＩ及び下限レベルＩが
夫々同一レベル上昇され、時刻Ｔ５で下限レベル１１よ
りも時刻！の予測信号レベルが小になつたので、次の時
刻！までに下限レベル１１が予測信号レベルよりも小と
なるよう上限レベルＩ及び下限レベル１１が夫々同一レ
ベル下降され、更に、時刻ＴｌＯでは上限レベルＩを時
刻Ｔｌｌの予測信号レベルが越えたので、次の時刻Ｔｌ
ｌまでに上限レベルＩがその予測信号レベルよりも大と
なるよう下限レベル１１と共に同一レベル夫々上昇され
る。なお、図示の便宜上、第６図では時刻Ｔ２に得られ
る時刻Ｔ３の予測信号のアナログ換算レベルを次の時刻
Ｔ３で図示したが、第７図では時刻ＴＯに得られる時刻
Ｔｎ＋１の予測信号のアナログ換算レベルはその時刻Ｔ
ｎで図示してある。
また上限レベルＩと下限レベル１１とを夫々同一レベル
だけ上昇又は下降するのは、伝送されるＤＰＣＭ信号の
ビツト数が一定であるからである。上記の如くにして得
られたＤＰＣＭ信号は、所定の伝送路を経て第５図示の
レジスタ２０に印加され、ここでラツチされた後信号予
測回路２１に印加される。
だけ上昇又は下降するのは、伝送されるＤＰＣＭ信号の
ビツト数が一定であるからである。上記の如くにして得
られたＤＰＣＭ信号は、所定の伝送路を経て第５図示の
レジスタ２０に印加され、ここでラツチされた後信号予
測回路２１に印加される。
信号予測回路２１は第４図示の信号予測回路９と同一構
成であるが、信号予測回路９とは逆に、予測信号のアナ
ログ換算レベルが設定上限レベルよりも大のときはその
差の絶対値よりも大となるように設定上限レベルを上昇
させ、他方、予測信号のアナログ換算レベルが設定下限
レベルよりも小のときにはその差の絶対値よりも小なる
ように設定下限レベルを下降させる動作を行なうと共に
、送信系とは逆方向にシフトレジスタの内容をシフトさ
せるシフトパルスを出力する。これにより、信号予測回
路２１の出力ｎビツトデイジタル信号はシフトレジスタ
１９の入力ｎビツトデイジタル信号と同等となり、この
デイジタル信号は第５図示の次段のＤＡ変換器６でデイ
ジタルーアナログ変換された後積分器７及び図示を省略
した低域フイルタを通して元のアナログ信号に復調され
て出力端子８より出力される。上記の如き本実施例によ
れば、入力アナログ信号の差分信号を、その予測信号に
基づきビツトシフトしているので、入力アナログ信号が
急激なレベル変化を伴うものであつてもその差分信号の
レベル変化はさほどではなく、しかもその差分信号のビ
ツトシフトは最大限、差分信号のビツト数ｎだけ行なう
ことができ、従来は伝送ビツト数ｍしか量子化できなか
つたのに対してｍより大きいｎ段の量子化ができること
になり、第８図に示す如く入力アナログ信号を正確にＤ
ＰＣＭ信号によつて伝送できる。
成であるが、信号予測回路９とは逆に、予測信号のアナ
ログ換算レベルが設定上限レベルよりも大のときはその
差の絶対値よりも大となるように設定上限レベルを上昇
させ、他方、予測信号のアナログ換算レベルが設定下限
レベルよりも小のときにはその差の絶対値よりも小なる
ように設定下限レベルを下降させる動作を行なうと共に
、送信系とは逆方向にシフトレジスタの内容をシフトさ
せるシフトパルスを出力する。これにより、信号予測回
路２１の出力ｎビツトデイジタル信号はシフトレジスタ
１９の入力ｎビツトデイジタル信号と同等となり、この
デイジタル信号は第５図示の次段のＤＡ変換器６でデイ
ジタルーアナログ変換された後積分器７及び図示を省略
した低域フイルタを通して元のアナログ信号に復調され
て出力端子８より出力される。上記の如き本実施例によ
れば、入力アナログ信号の差分信号を、その予測信号に
基づきビツトシフトしているので、入力アナログ信号が
急激なレベル変化を伴うものであつてもその差分信号の
レベル変化はさほどではなく、しかもその差分信号のビ
ツトシフトは最大限、差分信号のビツト数ｎだけ行なう
ことができ、従来は伝送ビツト数ｍしか量子化できなか
つたのに対してｍより大きいｎ段の量子化ができること
になり、第８図に示す如く入力アナログ信号を正確にＤ
ＰＣＭ信号によつて伝送できる。
またアナログ信号のレベル変化の大きいときはシフトレ
ジスタ１９より入力差分信号の上方ビツトを伝送するの
で、こう配過負荷雑音を従来に比し大幅に低減でき、ま
たアナログ信号の変化の小さいときはシフトレジスタ１
９より入力差分信号の下方ビツトを伝送するので、従来
に比し粒状雑音を大幅に低減できる。なお、粒状雑音に
関しては、差分器３の下方の信号ビツト数を増加させる
ことにより、更に改善ｊできる。
ジスタ１９より入力差分信号の上方ビツトを伝送するの
で、こう配過負荷雑音を従来に比し大幅に低減でき、ま
たアナログ信号の変化の小さいときはシフトレジスタ１
９より入力差分信号の下方ビツトを伝送するので、従来
に比し粒状雑音を大幅に低減できる。なお、粒状雑音に
関しては、差分器３の下方の信号ビツト数を増加させる
ことにより、更に改善ｊできる。
第９図は上記実施例における復調信号のスペクトラムを
示す。
示す。
同図中、基準信号のみを入力した場合、復調信号には伝
送路を経ることにより基準信号以外の歪成分も含まれる
が、実線で示す入力１基準信号レベルが大の場合及び破
線で示す入力基準信号レベルが小の場合のいずれも、従
来の第３図Ａ，Ｂにくらべて高域歪成分（雑音）が大幅
に低減される。なお、上記実施例において、差分器３，
１１は１現時刻のデイジタル信号と一標本前のデイジタ
ル信号との差分を得ていたが、これに限ることはなく、
例えば現時刻のデイジタル信号と一標本前のデイジタル
信号との差分Ｄｎと、一標本前と二標本前のデイジタル
信号の差分Ｄｎ−１との平均値（ 自已Ａ監ユ ）を得
るようにしてもよい。
送路を経ることにより基準信号以外の歪成分も含まれる
が、実線で示す入力１基準信号レベルが大の場合及び破
線で示す入力基準信号レベルが小の場合のいずれも、従
来の第３図Ａ，Ｂにくらべて高域歪成分（雑音）が大幅
に低減される。なお、上記実施例において、差分器３，
１１は１現時刻のデイジタル信号と一標本前のデイジタ
ル信号との差分を得ていたが、これに限ることはなく、
例えば現時刻のデイジタル信号と一標本前のデイジタル
信号との差分Ｄｎと、一標本前と二標本前のデイジタル
信号の差分Ｄｎ−１との平均値（ 自已Ａ監ユ ）を得
るようにしてもよい。
また、絶対値回路１０として複数の標本化信号の記憶が
可能なランダム・アクセス・メモリ（ＲＡＭ）を使用し
、更に加算器１４の出力側に第２の加算器と、この第２
の加算器の出力を一時記憶しその出力を上記第２の加算
器へ帰還するシフトレジスタとを設け、第２の加算器の
出力予測信号を比較器］５，１６に供給するように構成
してもよい。この場合、第２の加算器の出力予測信号を
ｘ、゛現時刻の上記ＲＡＭの出力デイジタル信号をＸ１
、これよりｋ標本前のＲＡＭの出力デイジタル信号をＸ
１−１と表わすものとすると、で表わされる予測信号Ｘ
を出力するようにしても５よい。上述の如く、本発明に
なるＤＰＣＭ信号伝送方式は、アナログ信号をデイジタ
ル変調して得たｎビツトデイジタル信号が供給されその
少なくとも一標本以上前の信号と現時刻の信号との差分
に相当するｎビツトの第１の差分信号を出力する第１の
差分回路と、第１の差分信号が供給されｍ（ｍ〈ｎ）ビ
ツトのＤＰＣＭ信号として出力するシフトレジスタと、
上記第１の差分信号の絶対値をとる絶対値回路と、この
絶対値回路の出力ｎビツトデイジタル信号が供給されそ
の少なくとも一標本以上前の信号と現時刻の信号との差
分に相当するｎビツトの第２の差分信号を出力する第２
の差分回路と、絶対値回路と第２の差分回路の各出力デ
イジタル信号を夫々加算してｎビツトの加算信号を予測
信号として出力する加算回路と、上記予測信号のアナロ
グ換算レベルが予め設定した上限レベルと下限レベルの
設定レベル範囲内を越えたときのみ上記シフトレジスタ
の内容を少なくとも１ビツト以上所定方向へシフトする
シフトパルスを発生すると共に上記上限レベルと下限レ
ベルとを上記予測信号のアナログ換算レベルが上記設定
レベル範囲内のレベルとするように変更するシフトレジ
スタ制御回路と、伝送路を経た上記シフトレジスタの出
力ＤＰＣＭ信号が供給されこれより送信側の上記シフト
レジスタ、絶対値回路、第２の差分回路、加算回路及び
シフトレジスタ制御回路とよりなる回路と同一構成の回
路で上記送信側のシフトレジスタ制御とは逆の動作を行
なつて前記第１の差分信号の復調出力を得る信号予測回
路と、信号予測回路の出力信号を原アナログ信号に復調
する回路とより構成したため、ＤＰＣＭ信号伝送に特有
なこう配過負荷雑音、粒状雑音の大幅な改善ができ、ま
た圧縮伝送ビツトを大きく越えた（約３０〜２０ｄＢ）
信号の伝送が正確にでき、更に従来方式の如く圧縮した
分伸長するための制御信号を伝送する必要がないので、
より伝送ビツトの圧縮化ができ、また更に簡単なロジツ
ク回路で信号予測回路の構成ができ、しかもその予測の
重み付けも必要に応じて前記第２の差分回路の出力側に
利得制御器（乗算器及び係数器）を設けることにより、
容易に行なうことができる等の数々の特長を有するもの
である。
可能なランダム・アクセス・メモリ（ＲＡＭ）を使用し
、更に加算器１４の出力側に第２の加算器と、この第２
の加算器の出力を一時記憶しその出力を上記第２の加算
器へ帰還するシフトレジスタとを設け、第２の加算器の
出力予測信号を比較器］５，１６に供給するように構成
してもよい。この場合、第２の加算器の出力予測信号を
ｘ、゛現時刻の上記ＲＡＭの出力デイジタル信号をＸ１
、これよりｋ標本前のＲＡＭの出力デイジタル信号をＸ
１−１と表わすものとすると、で表わされる予測信号Ｘ
を出力するようにしても５よい。上述の如く、本発明に
なるＤＰＣＭ信号伝送方式は、アナログ信号をデイジタ
ル変調して得たｎビツトデイジタル信号が供給されその
少なくとも一標本以上前の信号と現時刻の信号との差分
に相当するｎビツトの第１の差分信号を出力する第１の
差分回路と、第１の差分信号が供給されｍ（ｍ〈ｎ）ビ
ツトのＤＰＣＭ信号として出力するシフトレジスタと、
上記第１の差分信号の絶対値をとる絶対値回路と、この
絶対値回路の出力ｎビツトデイジタル信号が供給されそ
の少なくとも一標本以上前の信号と現時刻の信号との差
分に相当するｎビツトの第２の差分信号を出力する第２
の差分回路と、絶対値回路と第２の差分回路の各出力デ
イジタル信号を夫々加算してｎビツトの加算信号を予測
信号として出力する加算回路と、上記予測信号のアナロ
グ換算レベルが予め設定した上限レベルと下限レベルの
設定レベル範囲内を越えたときのみ上記シフトレジスタ
の内容を少なくとも１ビツト以上所定方向へシフトする
シフトパルスを発生すると共に上記上限レベルと下限レ
ベルとを上記予測信号のアナログ換算レベルが上記設定
レベル範囲内のレベルとするように変更するシフトレジ
スタ制御回路と、伝送路を経た上記シフトレジスタの出
力ＤＰＣＭ信号が供給されこれより送信側の上記シフト
レジスタ、絶対値回路、第２の差分回路、加算回路及び
シフトレジスタ制御回路とよりなる回路と同一構成の回
路で上記送信側のシフトレジスタ制御とは逆の動作を行
なつて前記第１の差分信号の復調出力を得る信号予測回
路と、信号予測回路の出力信号を原アナログ信号に復調
する回路とより構成したため、ＤＰＣＭ信号伝送に特有
なこう配過負荷雑音、粒状雑音の大幅な改善ができ、ま
た圧縮伝送ビツトを大きく越えた（約３０〜２０ｄＢ）
信号の伝送が正確にでき、更に従来方式の如く圧縮した
分伸長するための制御信号を伝送する必要がないので、
より伝送ビツトの圧縮化ができ、また更に簡単なロジツ
ク回路で信号予測回路の構成ができ、しかもその予測の
重み付けも必要に応じて前記第２の差分回路の出力側に
利得制御器（乗算器及び係数器）を設けることにより、
容易に行なうことができる等の数々の特長を有するもの
である。
第１図は従来方式の一例を示すプロツク系統図、第２図
は従来方式のこう配過負荷雑音及び粒状雑音の発生の様
子を示す図、第３図Ａ，Ｂは夫々従来方式における基準
信号入力によるＤＰＣＭ信号伝送，の復調信号のスペク
トラムを示す図、第４図は本発明方式の送信系の一実施
例を示すプロツク系統図、第５図は本発明方式の受信系
の一実施例を示すプロツク系統図、第６図は本発明方式
の予測信号の発生方法を説明するための図、第７図は第
４図の要部の動作説明用の信号レベル変化を示す図、第
８図は本発明方式における入力信号とＤＰＣＭ応答波形
の一例を示す図、第９図は本発明方式の基準信号入力に
よる復調信号のスペクトラムを示す図である。 １・・・・・・アナログ信号入力端子、２・・・・・・
ＡＤ変換器、３，１１・・・・・・差分器、８・・・・
・・アナログ復調信号出力端子、９，２１・・・・・・
信号予測回路、１０・・・・・・絶対値回路、１４・・
・・・・加算器、１５，］６・・・・・・比較器、１７
・・・・・・上限レベル設定器、１８・・・・・・下限
レベル設定器、１９・・・・・・シフトレジスタ。
は従来方式のこう配過負荷雑音及び粒状雑音の発生の様
子を示す図、第３図Ａ，Ｂは夫々従来方式における基準
信号入力によるＤＰＣＭ信号伝送，の復調信号のスペク
トラムを示す図、第４図は本発明方式の送信系の一実施
例を示すプロツク系統図、第５図は本発明方式の受信系
の一実施例を示すプロツク系統図、第６図は本発明方式
の予測信号の発生方法を説明するための図、第７図は第
４図の要部の動作説明用の信号レベル変化を示す図、第
８図は本発明方式における入力信号とＤＰＣＭ応答波形
の一例を示す図、第９図は本発明方式の基準信号入力に
よる復調信号のスペクトラムを示す図である。 １・・・・・・アナログ信号入力端子、２・・・・・・
ＡＤ変換器、３，１１・・・・・・差分器、８・・・・
・・アナログ復調信号出力端子、９，２１・・・・・・
信号予測回路、１０・・・・・・絶対値回路、１４・・
・・・・加算器、１５，］６・・・・・・比較器、１７
・・・・・・上限レベル設定器、１８・・・・・・下限
レベル設定器、１９・・・・・・シフトレジスタ。
Claims (1)
- １ アナログ信号をディジタル変調して得たｎビットデ
ィジタル信号が供給されその少なくとも一標本以上前の
信号と現時刻の信号との差分に相当するｎビットの第１
の差分信号を出力する第１の差分回路と、該第１の差分
信号が供給されｍ（ｍ＜ｎ）ビットのＤＰＣＭ信号とし
て出力するシフトレジスタと、該第１の差分信号の絶対
値をとる絶対値回路と、該絶対値回路の出力ｎビットデ
ィジタル信号が供給されその少なくとも一標本以上前の
信号と現時刻の信号との差分に相当するｎビットの第２
の差分信号を出力する第２の差分回路と、該絶対値回路
と第２の差分回路の各出力ディジタル信号を夫々加算し
てｎビットの加算信号を予測信号として出力する加算回
路と、該予測信号のアナログ換算レベルが予め設定した
上限レベルと下限レベルの設定レベル範囲内を越えたと
きのみ該シフトレジスタの内容を少なくとも１ビット以
上所定方向へシフトするシフトパルスを発生すると共に
上記上限レベルと下限レベルとを上記予測信号のアナロ
グ換算レベルが上記設定レベル範囲内のレベルとするよ
うに変更するシフトレジスタ制御回路と、伝送路を経た
該シフトレジスタの出力ＤＰＣＭ信号が供給されこれよ
り送信側の該シフトレジスタ、絶対値回路、第２の差分
回路、加算回路及びシフトレジスタ制御回路とよりなる
回路と同一構成の回路で上記送信側のシフトレジスタ制
御とは逆の制御動作を行なつて上記第１の差分信号の復
調出力を得る信号予測回路と、該信号予測回路の出力信
号を原アナログ信号に復調する回路とより構成したこと
を特徴とするＤＰＣＭ信号伝送方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16385879A JPS5952585B2 (ja) | 1979-12-17 | 1979-12-17 | Ｄｐｃｍ信号伝送方式 |
| NLAANVRAGE8006810,A NL190093C (nl) | 1979-12-17 | 1980-12-16 | Comprimeer- en expandeerstelsel. |
| DE3047447A DE3047447C2 (de) | 1979-12-17 | 1980-12-17 | Digitaler Verstärker zum bedarfsweisen Erweitern bzw. Einengen des Dynamikbereiches eines an den Verstärker gelegten digitalen Eingangssignals |
| GB8040416A GB2070361B (en) | 1979-12-17 | 1980-12-17 | Gain control |
| US06/217,949 US4355304A (en) | 1979-12-17 | 1980-12-18 | Digital compandor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16385879A JPS5952585B2 (ja) | 1979-12-17 | 1979-12-17 | Ｄｐｃｍ信号伝送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5686544A JPS5686544A (en) | 1981-07-14 |
| JPS5952585B2 true JPS5952585B2 (ja) | 1984-12-20 |
Family
ID=15782087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16385879A Expired JPS5952585B2 (ja) | 1979-12-17 | 1979-12-17 | Ｄｐｃｍ信号伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5952585B2 (ja) |
-
1979
- 1979-12-17 JP JP16385879A patent/JPS5952585B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5686544A (en) | 1981-07-14 |
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