JPS6053971B2

JPS6053971B2 - デイジタル信号伝送方式

Info

Publication number: JPS6053971B2
Application number: JP7166080A
Authority: JP
Inventors: 正男春日; 憲夫樋山; 由幸土金
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1980-05-29
Filing date: 1980-05-29
Publication date: 1985-11-28
Also published as: JPS56168448A

Description

【発明の詳細な説明】本発明は制限されたビット数でテープ、ディスク等を介
してディジタル信号を伝送するディジタル信号伝送方式
に係り、ディジタル信号の伝送ビットを過去の値に基づ
く予測により適宜可変するに際し、原アナログ信号の高
周波数及び大振幅検・出のゲートを備えて信号の伝送ビ
ットの小数点を固定することにより、予測信号の予測値
の誤差の少ないディジタル信号の圧縮伝送、伸長受信を
行ないうるディジタル信号伝送方式を提供することを目
的とする。

本出願人は先に特公昭５９−５２５８５号公報（特願昭
５４−１６３８５８号）にて、一定の制限されたビット
数で伝送される差分パルス符号変調（ＤＰＣＭ）信号を
、入力差分信号のレベルに応じて入力差分信号のビット
シフトをして得ることにより、ＤＰＣＭ信号に特有のこ
う配過負荷雑音と粒状雑音を低減しうるＤＰＣＭ信号伝
送方式を提案した。

かかる本出願人の提案になるＤＰＣＭ信号伝送方式ては
、信号予測回路の構成が、入力差分信号の絶対値をとつ
て得た信号と、この絶対値回路出力信号及びこの信号を
入力の１サンプリング周期以上遅延して得た信号との差
分をとつて得た差分信号とを夫々加算することにより予
測信号を得、この予測信号を第１及び第２の比較器に供
給し、ここで上限レベル設定器と下限レベル設定器の各
出力基準レベルとの比較を行ない、予測信号のアナログ
換算レベルがその時点における上限レベルと下限レベル
の設定レベル範囲内を越えたときのみ上記入力差分信号
を圧縮して出力するシフトレジスタを少なくとも１ビッ
ト以上所定方向へシフトするシフトパルスを発生すると
共に、上記上限レベルと下限レベルとを上記予測信号の
アナログ換算レベルが上記設定レベル範囲内のレベルと
なるように夫々変更するよう構成していた。しかしなが
ら、上記の本出願人の提案方式によれば、原アナログ信
号の周波数が高く、しかも大振幅になるほど上記予測信
号の予測値が大きくずれてくる。

第１図はこの様子を示す。すなわち、第１図において実
線ａ上のＯ印は絶対値回路によつて絶対値をとられた入
力ディジタル信号のアナログ換算レベルを示し、Ｔはサ
ンプリング周期を示すが、破線の矢印Ｂ，ｃで示す予測
信号のアナログ換算レベルは、実際の入力ディジタル信
号のアナログ換算レベル（原アナログ信号レベル）とは
大きく相違する。この誤差は原アナログ信号の周波数が
高く、しかも大振幅になるほど大きくなる。このため、
この予測信号に従つてダイナミックに伝送ビットを選択
している本出願人の上記提案方式は、必ずしも最適なビ
ットを伝送しているとはいえなかつた。本発明は上記の
問題点を解決したものであり、第２図以下の図面と共に
その各実施例について説明する。

第２図は本発明になるディジタル信号伝送方式の送信系
の一実施例のブロック系統図、第３図は本発明方式の受
信系の一実施例のブロック系統図を示す。

第２図において、破線３で示す回路部が本発明方式の要
部をなす信号予測回路で、入力端子１より入来したアナ
ログ信号をＡＤ変換器２でサンプリング周期Ｔの標本化
をした後量子化して得た２値のｎビットのディジタル信
号（例えばＰＣＭ信号）が信号予測回路３内のビット選
択回路の一例としてのシフトレジスタ部４に供給される
。シフトレジスタ部４は後述する如く比較器１０又は１
７の出力により所定方向にシフト動作を行ない、かつ、
入力ｎビットディジタル信号をｍビットディジタル信号
にビット圧縮してそれを第３図示の受信系へ送信する一
方、信号予測回路３内の絶対値回路５、レジスタ１２に
夫々供給する（ただし、ｍ＜ｎである。）。絶対値回路
５により絶対値をとられて取り出されたｍビットディジ
タル信号は、差分器７に供給される一方、遅延器６に供
給され、ここでＡＤ変換器２で標本化されたときのサン
プリング周期に等しい時間遅延された後、差分器７に供
給される。

差分器７は絶対値回路５の出力ｍビットディジタル信号
から遅延器６の１標本前の出力ｍビットディジタル信号
との差をとる演算回路で、その出力ｍビット差分信号を
利得制御器８に出力する。

利得制御器８は、最終復調出力中の歪成分が最も少なく
なるように適当な重み付け係数を付与するためのもので
、乗算器と係数器で構成してもよい。利得制御器８の出
力ｍビット差分信号は、絶対値回路５の出力ｍビット差
分信号と加算器９にて加算され、ｍビットディジタル信
号の予測信号とされる。

すなわち、第４図において、絶対値回路５より加算器９
に供給されるｍビットディジタル信号が、それをディジ
タル信号一アナログ変換したとした場合に時刻Ｔｌ，ｔ
２，ｔ３で実線の矢印で示す如きレベル変化をするもの
であるとすると、時刻Ｔ２における差分器７の出力差分
信号は時刻Ｔ２と！より１サンプリング周期Ｔだけ前の
時刻ｔ１との両ディジタル信号の差で、第４図にｄで示
すレベルを表わす差分信号となり、これが利得制御器８
を通して加算器９で時亥！１ｔ２における絶対値回路５
の出力ｍビットディジタル信号と加算されることにより
、第４図中破線の矢印で示すレベル情報を表わすディジ
タル信号が時刻ちに絶対値回路５より出力されるであろ
うと予測される予測信号として時刻ちで得られる。すな
わち、差分器７の出力ディジタル信号のアナログ換算値
をＰｎとする″６）で表わされる。

従つて、このアナログ換算値Ｐｎが差分信号の微係数と
なる。よつて、予測信号のアナログ換算値Ｐ″。＋１は
となる。

ただし、（２）式中、αは利得制御器８によつて付与さ
れる重み付け係数である。上記の如くして得られた予測
信号は比較器１０に印加され、ここで基準レベル設定器
１１よりの現時刻における基準レベルとのアナログ換算
レベルの比較がなされる。

これにより、比較器１０は予測信号のアナログ換算レベ
ルが基準レベルより大のときには論理゜゛１゛の信号を
、スイッチング回路２０を通してヒット選択回路の一例
としてのシフトレジスタ部４にＭＳＢ方向（左方向）へ
シフトさせるために印加し、他方、予測信号のアナログ
換算レベルが基準レベルよりも小のときには論理゜“１
゛の信号をスイッチング回路２０を通してシフトレジス
タ部４に印加してそれをＬＳＢ方向（右方向）へシフト
させる。また上記の比較器１０はシフトレジスタ部４に
上記のシフト動作をさせると同時に比較器１０の出力が
論理゜“１゛のときには基準レベル設定器１０の出力を
現時刻の基準レベルよりも６〜１２ｄＢ高いレベルの基
準レベルに変更し、かつ、遅延器６，１３１〜１３，を
上記シフトレジスタ部４と同一のシフト動作をさせ、他
方、論理゜゜１゛の出力のときには基準レベルを現時刻
のそれよりも６〜１２ｄＢ低いレベルの基準レベルに変
更し、かつ、遅延器６，１３１，１３１を上記シフトレ
ジスタ部４と同一のシフト動作をさせる。

遅延器６及び１３１〜１３，にシフトレジスタ部４と同
一のシフト動作を行なわせるのは、シフトレジスタ部４
のビットシフトに対応させるためである。上記の比較器
１０の出力によるシフトレジスタ部４及ひ遅延器６，１
３１，１３ｉのシフト動作並びに基準レベル設定器１１
の基準レベルの設定変更動作は１サンプリング期間Ｔ内
に行なわれ、上記予測信号により予測された時刻の入力
ｎビットディジタル信号は、そのうちのｍビットが予測
信号に基づいて選択されて送信される。比較器１０は上
記以外の場合すなわち、基準レベルと略等しいアナログ
換算レベルの予測信号入来時は論理゜“０゛の信号を出
力し、他の回路を何も動作させ．ない。なお、シフトレ
ジスタ部４は、送信する信号がＤＰＣＭ信号の場合は第
５図に４ａて示す如く、ｎビットディジタル信号と遅延
器２９により１標本遅延されたｎビットディジタル信号
との差分をと．る差分器２５と、差分器２５の出力のう
ちｍビットを選択して送信するシフトレジスタ２６と、
シフトレジスタ２６の出力をシフトするシフトレジスタ
２７と、シフトレジスタ２７の出力と遅延器２９の出力
とを加算する加算器２８と、加算器２８の出力を一標本
時間遅延する遅延器２９とより構成される。

ところで、本実施例ではシフトレジスタ部４の出力信号
はレジスタ１２及び各々入力を一標本時間遅延するｉ個
の遅延器１３１〜１３１こ夫々直列に印加される。

レジスタ１２及び遅延器１３１〜１３、の各出力信号は
並列に最大値検出回路１４に夫々供給され、かつ、これ
と同時に最小値検出回路１５にも夫々供給される。最大
値検出回路１４は（１＋１）個の入力信号のアナログ換
算レベルのうちの最大値を検出し、それに対応したアナ
ログ換算レベルのディジタル信号を差分器１６へ供給す
る。一方、最小値検出回路１５は（１＋ノ１）個の入力
信号のアナログ換算レベルのうちの最小値を検出し、ぞ
れに対応したアナログ換算レベルのディジタル信号を差
分器１６へ供給する。従つて、例えばｉ＝４としたとき
、レジスタ１２より第６図中時刻Ｔ５にＯ印て示すアナ
ログ換算レ．ベルのディジタル信号が、また時亥！１ｔ
４でのＯ印で示すアナログ換算レベル式のディジタル信
号が遅延器１３１より、更に同様に時刻Ｔ３，ｔ２，ｔ
ｌでのＯ印で示すアナログ換算レベルのディジタル信号
が遅延器１３２，１３３，１３４より最大値検出″回路
１４及び最小値検出回路１５に夫々供給されるものとす
ると、これら５つのサンプリング時点における最大値Ｘ
１は最大値検出回路１４により、また最小値式は最小値
検出回路１５により検出され、その結果差分器１６の出
力ディジタル信号のアナログ換算レベルｄはｄ＝Ｘ１一
式となる。

差分器１６の上記出力信号は比較器１７及びレベル検出
器１８に夫々供給される。

レベル検出器１８は差分器１６の出力信号のアナログ換
算レベルが所定値以上のとき、それを検出してスイッチ
ング回路２０より比較器１０の出力の代りに比較器１７
の出力を取り出させるために、スイッチング回路２０へ
スイッチング信号を出力する。一方、比較器１７は比較
器１０と同様に、可変レベル設定器１９の出力レベルと
差分器１６の出力信号のアナログ換算レベルとのレベル
比較を行ない、差分器１６の出力信号のアナログ換算レ
ベルが可変レベル設定器１９の出力レベルより大のとき
には論理゜゜１゛の信号を出力し、小のときには論理゜
゛１゛の信号を出力し、略等しいときには論理“０゛の
信号を出力する。また可変レベル設定器１９はレベル検
出器１８の出力によりスイッチング回路２０の出力が比
較器１７の出力に切換えられる時に最小の初期値に設定
され、以後は比較器１７の出力によりレベルが変更せし
められ、出力が論理゜゜１゛のときには６〜１２ｄＢ高
いレベルに変更される。この比較器１７の出力はスイッ
チング回路２０を通してシフトレジスタ部４、遅延器６
，１３１〜１３．に夫々供給され、比較器１０の出力に
よる場合と同様のビットシフト動作を行なわせる。上記
の比較器１０，１７、基準レベル設定器１１、レベル検
出器１８、可変レベル設定器１９及びスイッチング回路
２０は制御回路を構成する。

ここで、差分器１６の出力信号はシフトレジスタ部４の
出力ディジタル信号のアナログ換算信号が同一周波数の
ときは大振幅ほどアナログ換算レベルが大であり、また
上記アナログ換算信号が同一振幅でも高周波数ほど（た
だし、第６図の例では周期が時刻ち〜ちまでの時間に等
しいものよりも短かい周期をもつ周波数範囲では同じ）
アナログ換算レベルが大であり、よつて前記予測信号の
予測値が大きくすれる可能性のある高域周波数、大振幅
の場合には差分器１６の出力信号のアナログ換算レベル
は所定値よりも大となり、スイッチング回路２０の出力
には比較器１７の出力信号が取り出される。これにより
、誤差の大きさは予測信号に基づくビットシフト動作の
みを行なう場合に比し低減しうる。上記の如くにしてｍ
ビットに圧縮されて伝送されたディジタル信号は第３図
に示すレジスタ２１を経て信号予測回路２２に印加され
る。

信号予測回路２２は上記信号予測回路３又は後述する３
５と同様回路構成であるが、信号予測回路３又は３５と
は逆方向のシフトレジスタ部、遅延器のシフト動作を行
なうよう構成される。また信号予測回路２２内の絶対値
回路にはシフトレジスタ部の入力ｍビットディジタル信
号が供給される。これにより、信号予測回路２２の出力
はｎビットディジタル信号に伸長されて取り出され、こ
の出力ディジタル信号信号はシフトレジスタ部４の入力
ディジタル信号と同等であり、第３図示のＤＡ変換器２
３でディジタル−アナログ変換された後出力端子２４よ
り出力される。なお、ＤＰＣＭ信号を受信した場合は、
ＤＡ変換器２３の入力側又は出力側に積分器が設けられ
る。第７図は本発明方式の送信系の他の実施例のブロッ
ク系統図を示す。

同図中、第２図と同一構成部分には同一符号を付し、そ
の説明を省略する。本実施例は比較器３６，３７を設け
、基準レベル設定器３８による基準レベルよりも予測信
号のアナログ換算レベルが大のときには比較器３６より
シフトレジスタ部牡遅延器６，１３１〜１３，の内容を
所定方向へシフトさせるためのパルスを出力し、一方、
基準レベル設定器３８の出力を１又は２ビット右方向へ
シフトして得たシフトレジスタ３９よりの基準レベル（
従つてこれは基準レベル設定器３８の出力基準レベルよ
りも６ｄＢ又は１２ｄＢレベル小である）よりも予測信
号のアナログ換算レベルが小のときは比較器３７よりシ
フトレジスタ部４、遅延器６，１３１〜１３，の内容を
所定方向へシフトさせるためのパルスを出力するもので
あり、シフトレジスタ部牡遅延器６，３１〜１３，のシ
フト動作を行なわない基準レベル設定範囲をαＢ又は１
２ｄＢと極めて小にした信号予測回路３５を用いるもの
てある。すなわち、加算器９より取り出された予測信号
は比較器３６及び３７に夫々供給され、ここで基準レベ
ル設定器３８及びシフトレジスタ３９の出力基準設定レ
ベルとレベル比較される。比較器３６は加算器９の出力
予測信号のアナログ換算レベルが基準レベル設定器３８
の出力基準レベル（上限レベル）よりも大のときにのみ
シフトレジスタ部４に左方向へデータを例えば１ビット
シフトさせるためのシフトパルスを出力すると共に、基
準レベル設定器３８の設定上限基準レベルを一定レベル
増加させｊる。これにより、シフトレジスタ３９の出力
基準レベルも上記一定レベル増加する。以上の動作は、
予測信号のアナログ換算レベルが基準レベル設定器３８
の出カーヒ限基準レベルよりも小になるまで繰り返され
、必す次に予測信号が入来するま７での時間（１サンプ
リング期間）内に完了するよう構成されている。同様に
、比較器３７は上記予測信号のアナログ換算レベルがシ
フトレジスタ３９の設定基準レベル（下限レベル）より
も小のときにのみシフトレフジスタ部４に右方向へデー
タを例えば１ビットシフトさせるためのシフトパルスを
出力すると共に、基準レベル設定器３８の設定基準レベ
ルを一定レベル減少させる。

これに伴つてシフトレジスタ３９の出力基準レベルも上
記一定レベルだけ減少する。そして以上の動作は予測信
号のアナログ換算レベルがシフトレジスタ３９の出力下
限基準レベルよりも大になるまで繰り返され、シフトパ
ルスを繰り返し出力する。ここで、シフトレジスタ部４
はｍビット（但しｍ＜ｎ）のディジタル信号を出力する
回路で、左方向のシフトパルスにより大レベルの信号を
ｍビットで表わすことができ、右方向のシフトパルスに
より小レベルの信号をｍビットで表わすことができる。
第８図は比較器３６，３７、基準レベル設定器３８、シ
フトレジスタ３９の動作を説明するための図で、実線の
矢印は絶対値回路５の出力信号のアナログ換算レベルを
示し、破線の矢印はその時刻で得られる予測信号のアナ
ログ換算レベル（以下予測信号レベルと略す）を示し、
更に一点鎖線ｌは基準レベル設定器３８により設定され
た上限基準レベル、一点鎖線■はシフトレジスタ３９に
より設定された下限基準レベルを夫々示す。

第８図に示すように、時亥Ｐ２にて得られた時刻Ｔ３の
予測信号レベルが上限レベルＩを越えたので、次の時刻
Ｔ３までに上限レベルＩが時刻Ｔ３の予測信号レベルよ
りも大となるよう上限レベルＩ及び下限レベル■が夫々
同一レベル上昇され、時刻ちで下限レベル■よりも時刻
Ｔ６の予測信号レベルが小になつたので、次の時刻Ｔ６
までに下限レベル■が予測信号レベルよりも小となるよ
う上限レベルＩ及び下限レベル■が夫々同一レベル下降
され、更に、時刻ＴｌＯでは上限レベルＩを時刻Ｔｌｌ
の予測信号レベルが越えたので、次の時刻Ｔｌｌまでに
上限レベルＩがその予測信号レベルよりも大となるよう
下．限レベル■と共に同一レベル夫々上昇される。なお
、図示の便宜上、第４図では時刻しに得られる時刻らの
予測信号のアナログ換算レベルを次の時刻ちで図示した
が、第８図では時刻Ｔｎに得られる時刻Ｔｎ＋１の予測
信号のアナログ換算レベ！ルはその時刻Ｔｎて図示して
ある。また上限レベルＩと下限レベル■とを夫々同一レ
ベルだけ上昇又は下降するのは、伝送されるディジタル
信号のビット数が一定であるからである。また第７図中
のスイッチング回路２『はレベ・ル検出器１８の出力信
号によりスイッチング制御され、差分器１６の出力信号
のアナログ換算レベルが所定レベルよりも小のときには
比較器１７の出力を遮断して比較器３６及び３１のいず
れか一方の出力を通過し、他方、上記所定レベル以上の
ときには比較器１７の出力のみを通過させるよう構成さ
れている。

以上説明した比較器１７，３６，３７、レベル検出器１
８、可変レベル設定器１９，基準レベル設定器３８及び
シフトレジスタ３９は制御回路を構成する。

本発明方式は上記の各実施例に限定されるものではなく
、送信系のシフトレジスタ部４の入力ｎｌビットディジ
タル信号の最大値、最小値を検出してそれらの差分をと
り、その差分出力のアナログ換算レベルが所定値より大
となつたときには上記差分出力と可変レベル設定器１９
の出力レベルとを比較する比較器１７の出力によりシフ
トレジスタ部４等のシフト動作を制御し、他方、受信系
の信号予測回路内のシフトレジスタ部は第３図とは異な
りシフトレジスタ部の出力ディジタル信号の最大値、最
小値を検出してそれらの差分をとり、その差分出力のア
ナログ換算レベルが所定値より大となつたときに上記送
信系とは逆方向のシフトレジスタ部等のシフト制御動作
を行ない、更に上記所定値以下のときには予測信号に基
づいて送信系と受信系とで夫々互いに逆方向の所定のシ
フト動作をシフトレジスタ部等に行なわせる構成として
もよい。

なお、以上の各実施例において、差分器７は現時刻のデ
ィジタル信号と一標本前のディジタル信号との差分を得
ていたが、これに限ることはなく、例えば現時刻のディ
ジタル信号と一標本前のディジタル信号Ｄｎと、一標本
前と二標本前のデＤｎ＋屯−
１イジタル信号Ｄｎ−１との平均値（２）を得るように
してもよい。

また、絶対値回路５として複数の標本化信号の記憶が可
能なランダム・アクセス・メモリ（Ｒ．ＡＭ）を使用し
、更に加算器９の出力側に第２の加算器と、この第２の
加算器の出力を一時記憶しその出力を上記第２の加算器
へ帰還するシフトレジスタとを設け、第２の加算器の出
力予測信号を比較器１０又は３６，３７に供給するよう
に構成してもよい。

この場合、第２の加算器の出力予測信号を父、現時刻の
上記ＲＡＭの出力ディジタル信号をＸｅｌこれよりｋ標
本前のＲＡＭの出力ディジタル信号をＸｅ−，と表わす
ものとすると、て表わされる予測信号Ｘを出力するよう
にしてもよい。上述の如く、本発明になるディジタル信
号伝送方式は、ｎビットディジタル信号が供給されその
中からｍビットを選択して伝送出力とするビット選択回
路と、ビット選択回路の入力ディジタル信号を入力信号
として受けその絶対値をとつて出力する絶対値回路と、
絶対値回路の出力信号のうち現時刻の信号と少なくとも
一標本以上前の信号との差分に相当する差分信号を生成
する第１の差分回路手段と、第１の差分回路手段の出力
差分信号に一定の重み付け係数を乗算する利得制御器と
、利得制御器の出力信号と絶対値回路の出力信号とを夫
々加算して予測信号を得る加算器と、絶対値回路の入力
ディジタル信号を入力信号として受けこれを保持し出力
するレジスタと、レジスタの出力信号に少なくとも互い
に異なる一標本以上の遅延時間を付与して出力する遅延
器と、レジスタ及び遅延器の各出力信号のアナログ換算
レベルのうち最大値と最小値とを夫々検出して両者の差
分をとる第２の差分回路手段と、第２の差分回路手段の
出力のアナログ換算レベルが所定値より小のときには加
算器よりの予測信号のアナログ換算レベルと現時刻の基
準レベルとの大小比較をして得た信号に基づいてその大
小に応じてビット選択回路によるビット選択部分とレジ
スタ及び遅延器の出力を所定方向へシフトする第１のシ
フトパルスを発生すると共に上記基準レベルを上記比較
結果に応じて一定アナログ換算レベルだけ変更し、一方
第２の差分回路手段の出力のアナログ換算レベルが上記
所定値以上のときには第２の差分回路手段の出力アナロ
グ換算レベルと現時刻の設定レベルよりの差に応じて第
１のシフトパルスに代えてビット選択回路によるビット
選択部分とレジスタ及び遅延器の出力を所定方向へ所定
量シフトする第２のシフトパルスを発生する制御回路と
より送信系を構成し、送信系と同様の回路構成でビット
選択回路に対し上記送信系の制御回路による制御動作と
は逆のシフト制御動作を行なつて復調ディジタル信号を
得る信号予測回路と、この信号予測回路の出力信号を原
アナログ信号に復調する回路とより受信系を構成したた
め、予測信号の予測値が実際のディジタル信号のアナロ
グ換算レベルと大きくずれる場合がある絶対値回路の入
力ディジタル信号のアナログ換算信号が高周波数で大振
幅のときには、ビット選択回路に対して予測信号を基づ
かず前記第２の差分回路手段の出力に基づいてビット選
択回路を行なうようにしているので、上記予測値のずれ
を低減でき、よつて最適なビット選択をすることができ
、また伝送ビット数より大きい段数の量子化ができ、圧
縮伝送ビットを大きく越えた信号性能（２倍）が維持で
き、ビット選択は予測信号又は第２の差分回路手段の出
力に基づいて行なつているから、ビット数圧縮伸長識別
用の制御信号を別途伝送する必要がなく伝送ビット数を
有効に利用できる等の特長を有するものである。

【図面の簡単な説明】

第１図は本出願人の先の提案方式の問題点を説明するた
めに実際のディジタル信号のアナログ換算レベルと予測
信号のアナログ換算レベルとを示す図、第２図及び第７
図は夫々本発明方式の送信系の各実施例を示すブロック
系統図、第３図は本発明方式の受信系の一実施例を示す
ブロック系統図、第４図は本発明方式の予測信号の発生
方法を説明するための図、第５図は本発明方式の送信系
の要部の一実施例を示すブロック系統図、第６図は本発
明方式の要部の動作を説明するための絶対値回路の入力
ディジタル信号のアナログ換算レベルと最大値、最小値
を示す図、第８図は本発明方式の送信系の予測信号のア
ナログ換算レベルと基準レベルとの変化を夫々模式的に
示す図である。１・・・アナログ信号入力端子、３，２２，３５・・信
号予測回路、４，４ａ・・・シフトレジスタ部、５・・
・絶対値回路、６，１３１〜１３ピ・・遅延器、７，１
６，２５・・・差分器、９，２８・・・加算器、１０，
１７，３６，３７・・・比較器、１１，３８・・・基準
レベル設定器、１４・・・最大値検出回路、１５・・ノ
最小値検出回路、１８・・ルベル検出器、１９・・・可
変レベル設定器、２０，２『・・スイッチング回路。

Claims

【特許請求の範囲】１アナログ信号をディジタル変調して得たｎビットデ
ィジタル信号の中からｍ（ｍ＜ｎ）ビットを選択して送
信し、これを受信してもとのアナログ信号を得るディジ
タル信号伝送方式において、上記ｎビットディジタル信
号が供給されその中からｍビットを選択して伝送出力と
するビット選択回路と、該ビット選択回路の出力ディジ
タル信号を入力信号として受けその絶対値をとつて出力
する絶対値回路と、該絶対値回路の出力信号のうち現時
刻の信号と少なくとも一標本以上前の信号との差分に相
当する差分信号を生成出力する第１の差分回路手段と、
該第１の差分回路手段の出力差分信号に一定の重み付け
係数を乗算する利得制御器と、該利得制御器の出力信号
と該絶対値回路の出力信号とを夫々加算して予測信号を
得る加算器と、該絶対値回路の入力ディジタル信号を入
力信号として受けこれを保持し出力するレジスタと、該
レジスタの出力信号に少なくとも互いに異なる一標本以
上の遅延時間を付与して出力する遅延器と、該レジスタ
及び遅延器の各出力信号のアナログ換算レベルのうち最
大値と最小値とを夫々検出して両者の差分をとる第２の
差分回路手段と、該第２の差分回路手段の出力のアナロ
グ換算レベルが所定値より小のときには該加算器よりの
予測信号のアナログ換算レベルと現時刻の基準レベルと
の大小比較をして得た信号に基づいてその大小に応じて
該ビツト選択回路によるビット選択部分と該レジスタ及
び遅延器の出力を所定方向へシフトする第１のシフトパ
ルスを発生すると共に上記基準レベルを上記比較結果に
応じて一定アナログ換算レベルだけ変更し、一方該第２
の差分回路手段の出力のアナログ換算レベルが上記所定
値以上のときには該第２の差分回路手段の出力アナログ
換算レベルと現時刻の設定レベルよりの差に応じて該第
１のシフトパルスに代えて該ビット選択回路によるビッ
ト選択部分と該レジスタ及び遅延器の出力を所定方向へ
所定量シフトする第２のシフトパルスを発生する制御回
路とより送信系を構成し、伝送路を経たｍビットのディ
ジタル信号が供給され、これを上記送信系と同様にビッ
ト選択回路、該ビット選択回路の入力ディジタル信号が
供給される絶対値回路、第１及び第２の差分回路手段、
利得制御器、レジスタ、遅延器、加算器並びに制御回路
とよりなり、送信系と同様の回路構成で上記伝送路を経
たｍビットのディジタル信号が供給されるビット選択回
路に対し上記送信系の制御回路による制御動作とは逆の
シフト制御動作を行なつて復調ディジタル信号を得る信
号予測回路と、該信号予測回路の出力信号を原アナログ
信号に復調する回路とより受信系を構成したことを特徴
とするディジタル信号伝送方式。２アナログ信号をディジタル変調して得たｎビットデ
ィジタル信号の中からｍ（ｍ＜ｎ）ビットを選択して送
信し、これを受信してもとのアナログ信号を得るディジ
タル信号伝送方式において、上記ｎビットディジタル信
号が供給されその中からｍビットを選択して伝送出力と
するビット選択回路と、該ビット選択回路の出力ディジ
タル信号を入力信号として受けその絶対値をとつて出力
する絶対値回路と、該絶対値回路の出力信号のうち現時
刻の信号と少なくとも一標本以上前の信号との差分に相
当する差分信号を生成出力する第１の差分回路手段と、
該第１の差分回路手段の出力差分信号に一定の重み付け
係数を乗算する利得制御器と、該利得制御器の出力信号
と該絶対値回路の出力信号とを夫々加算して予測信号を
得る加算器と、該絶対値回路の入力ディジタル信号を入
力信号として受けこれを保持し出力するレジスタと、該
レジスタの出力信号に少なくとも互いに異なる一標本以
上の遅延時間を付与して出力する遅延器と、該レジスタ
及び遅延器の各出力信号のアナログ換算レベルのうち最
大値と最小値とを夫々検出して両者の差分をとる第２の
差分回路手段と、該第２の差分回路手段の出力のアナロ
グ換算レベルが所定値より小のときには該加算器よりの
予測信号のアナログ換算レベルと現時刻の基準レベルと
を比較し予め設定した上限基準レベルと下限基準レベル
との間の設定基準レベル範囲内を越えたときのみその越
えた方向に応じて該ビット選択回路によるビット選択部
分と該レジスタ及び遅延器の出力を所定方向へシフトす
る第１のシフトパルスを発生すると共に上記基準レベル
を上記予測信号のアナログ換算レベルが該設定基準レベ
ル範囲内のレベルとなるように変更し、一方該第２の差
分回路手段の出力のアナログ換算レベルが上記所定値以
上のときには該第２の差分回路手段の出力のアナログ換
算レベルと現時刻の設定レベルとの差に応じて該第１の
シフトパルスに代えて該ビット選択回路によるビット選
択部分と該レジスタ及び遅延器の出力を所定方向へ所定
量シフトする第２のシフトパルスを発生する制御回路と
より送信系を構成し、伝送路を経たｍビットのディジタ
ル信号が供給され、これを上記送信系と同様にビット選
択回路、該ビット選択回路の入力ディジタル信号が供給
される絶対値回路、第１及び第２の差分回路手段、利得
制御器、レジスタ、遅延器、加算器並びに制御回路とよ
りなり、送信系と同様の回路構成で上記伝送路を経たｍ
ビットのディジタル信号が供給されるビット選択回路に
対し上記伝送系の制御回路による制御動作とは逆のシフ
ト制御動作を行つて復調ディジタル信号を得る信号予測
回路と、該信号予測回路の出力信号を原アナログ信号に
復調する回路とより受信系を構成したことを特徴とする
ディジタル信号伝送方式。