JPS5952376A - 実時間相関器 - Google Patents
実時間相関器Info
- Publication number
- JPS5952376A JPS5952376A JP16184882A JP16184882A JPS5952376A JP S5952376 A JPS5952376 A JP S5952376A JP 16184882 A JP16184882 A JP 16184882A JP 16184882 A JP16184882 A JP 16184882A JP S5952376 A JPS5952376 A JP S5952376A
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- JP
- Japan
- Prior art keywords
- circuit
- basic circuit
- basic
- clock
- output
- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/15—Correlation function computation including computation of convolution operations
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Computational Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Data Mining & Analysis (AREA)
- Algebra (AREA)
- Databases & Information Systems (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は実時間相関器、特に−次元の繰返し回路により
、実時間で入力信号系列と与えられた係数列との相関あ
るいは畳み込み（コン？リューシヨソ）をとる実時間信
号処理装置等における実時間相関器に関するものである
。
、実時間で入力信号系列と与えられた係数列との相関あ
るいは畳み込み（コン？リューシヨソ）をとる実時間信
号処理装置等における実時間相関器に関するものである
。
（２）技術の背景
実時間相関器は、例えば画像情報処理や音声処理その他
の実時間信号処理装置において、ディジタルフィルター
、ツヤターンのマツチング等を行つ目的で広く用いられ
ている。実時間罠よ多信号を処理す逮場合、入力信号を
逐次処理し、入力のベースとその入力信号の処理結果の
出力のペースとが等しくなることが必要である。従って
、速い入力信号に対しては、速い処理スピードが要請さ
れる。換言すれば、入力信号の最大速度は、相関器の処
理能力に左右されることになる。
の実時間信号処理装置において、ディジタルフィルター
、ツヤターンのマツチング等を行つ目的で広く用いられ
ている。実時間罠よ多信号を処理す逮場合、入力信号を
逐次処理し、入力のベースとその入力信号の処理結果の
出力のペースとが等しくなることが必要である。従って
、速い入力信号に対しては、速い処理スピードが要請さ
れる。換言すれば、入力信号の最大速度は、相関器の処
理能力に左右されることになる。
（３） 従来技術と問題点
第１図は一般的な相関器の例の説明図、第２図は相関器
に用いられる基本回路の例、第３図は従来の相関器の例
、第４図は従来方式の問題点説明図を示す。
に用いられる基本回路の例、第３図は従来の相関器の例
、第４図は従来方式の問題点説明図を示す。
一般に、相関器１は、第１図図示の如（、ｘｏ。
”ｌ ＋ ”！ ＋・・・、ｘＫの入力信号系列に対し
て、予め定められた係数α。、α１．・・・αＮ−１に
より演算を行い、信号系列！ＪＯ＊ ３’＋ ＋ ３’
！ ＋・・・を出力する。相関の演算は、実時間で行わ
れ、信号入力の速度と出力の速度とけ等しい。相関計算
は、例えば次式に従うように行われる。
て、予め定められた係数α。、α１．・・・αＮ−１に
より演算を行い、信号系列！ＪＯ＊ ３’＋ ＋ ３’
！ ＋・・・を出力する。相関の演算は、実時間で行わ
れ、信号入力の速度と出力の速度とけ等しい。相関計算
は、例えば次式に従うように行われる。
例えばＮ＝４の場合には、入力信号”Ｏｒ 、２−１
ｔ・・・に対して出力信号ｙＫは、次のようになる。
ｔ・・・に対して出力信号ｙＫは、次のようになる。
３１ｏ＝α。Ｘ、十αＩ ”ｌ ＋ ａ２ ”ｌ ＋
ａ３ ”０３’＋ ＝αＧ ”４ ＋ ａ＋ ”ｓ ＋
”ｔ ”ｚ ＋（Ｚ３ ＄１実時間の相関器を、繰返
し回路によって実現する方式として、いわゆるシストリ
ック・アレイ（、？ｙｓｔｏｌｉｅｙ ａｒｒａｙ ）
に代表されるものが、従来提案されている。この回路の
基本となる構成は、例えば第２図図示の如くである。第
２図において、符号２は基本回路、３は第２レジスタ、
４は係数レジスタ、５は第２レジスタ、６は乗算器、７
はは加算器を表わす。
ａ３ ”０３’＋ ＝αＧ ”４ ＋ ａ＋ ”ｓ ＋
”ｔ ”ｚ ＋（Ｚ３ ＄１実時間の相関器を、繰返
し回路によって実現する方式として、いわゆるシストリ
ック・アレイ（、？ｙｓｔｏｌｉｅｙ ａｒｒａｙ ）
に代表されるものが、従来提案されている。この回路の
基本となる構成は、例えば第２図図示の如くである。第
２図において、符号２は基本回路、３は第２レジスタ、
４は係数レジスタ、５は第２レジスタ、６は乗算器、７
はは加算器を表わす。
基本回路２への入力信号Ｘは、第２レジスタ３にセット
され、次のクロックで隣の基本回路（図示省略）に送出
される。一方、入力信号Ｘに対して、乗算器６によって
、係数レジスタ４に予め設定された係数αｉの乗算が行
われる。第２レジスタ５には、他の基本回路による演算
結果ｙ′が入力されておシ、この値と乗算器６の出力と
が、加算器７によって加算されて、前段の基本回路に出
力される。
され、次のクロックで隣の基本回路（図示省略）に送出
される。一方、入力信号Ｘに対して、乗算器６によって
、係数レジスタ４に予め設定された係数αｉの乗算が行
われる。第２レジスタ５には、他の基本回路による演算
結果ｙ′が入力されておシ、この値と乗算器６の出力と
が、加算器７によって加算されて、前段の基本回路に出
力される。
従来の相関器１は、第２図に示した基本回路２を、第３
図図示基本回路２−０．２−１．２−２．・・・・・・
２−（Ｎ−１） の如く、Ｎ段カスケードに接続するこ
とによって構成され、実時間の相関を得るようにされて
いた。そのため、次のような問題があった。
図図示基本回路２−０．２−１．２−２．・・・・・・
２−（Ｎ−１） の如く、Ｎ段カスケードに接続するこ
とによって構成され、実時間の相関を得るようにされて
いた。そのため、次のような問題があった。
第４図は従来方式の問題点説明図であり、Ｎ＝４の場合
を示している。図中、符号２−０ 、２−１ 。
を示している。図中、符号２−０ 、２−１ 。
・・・は、第３図に対応している。各基本回路２−０゜
２−１．・・・が保持するレジスタの値は、時間の推移
に従って図示縦方向に変化する。第４図を見れば判るよ
うに、従来の一次元の繰返し回路を利用した相関器では
、信号入力は１クロツクおきでなければならず、また信
号出力も１クロツクおきとなる。ここで、クロックの周
期は、各基本回路２−０゜２−１．・・・の処理速度に
見合うだけの長さを必要とする。もし、各クロック毎に
信号ＺＫを入力させたとすれば、各基本回路２−０．２
−１．・・・における加算すべきデータに、タイミング
的なズレが生じ、所望の結果が得られない。従って、従
来の相関器においては、１クロツクおきでしか入力でき
ないため、ハードウェアの使用効率は５０ｑｂであ）、
各基本回路２−０ 、２−１ 、・・・の処理能力の半
分しか活用できないという問題があった。
２−１．・・・が保持するレジスタの値は、時間の推移
に従って図示縦方向に変化する。第４図を見れば判るよ
うに、従来の一次元の繰返し回路を利用した相関器では
、信号入力は１クロツクおきでなければならず、また信
号出力も１クロツクおきとなる。ここで、クロックの周
期は、各基本回路２−０゜２−１．・・・の処理速度に
見合うだけの長さを必要とする。もし、各クロック毎に
信号ＺＫを入力させたとすれば、各基本回路２−０．２
−１．・・・における加算すべきデータに、タイミング
的なズレが生じ、所望の結果が得られない。従って、従
来の相関器においては、１クロツクおきでしか入力でき
ないため、ハードウェアの使用効率は５０ｑｂであ）、
各基本回路２−０ 、２−１ 、・・・の処理能力の半
分しか活用できないという問題があった。
（４）発明の目的と構成
本発明は上記問題点の解決を図シ、回路構成を変え、若
干の出力処理の回路を付加することによシ、ハードウェ
アの使用効率を１００％に上げ、各基本回路の最大性能
をひき出すことができるようにすることを目的としてい
る。そのため、本発明の実時間相関器は、少なくとも乗
算器と加算器とを含む基本回路を多段に接続し、実時間
で入力信号系列と与えられた係数列との相関をとる一次
元繰返し回路による相関器において、上記基本回路を偶
数番目の項の処理を行うものと、奇数番目の項の処理を
行うものとの２つの系統に分離し、上記２つの系統に入
力信号を供給するよう構成するとともに、上記２つの系
統の出力結果を加算して出力する出力処理回路をそなえ
たことを特徴としている。以下図面を参照しつつ説明す
る。
干の出力処理の回路を付加することによシ、ハードウェ
アの使用効率を１００％に上げ、各基本回路の最大性能
をひき出すことができるようにすることを目的としてい
る。そのため、本発明の実時間相関器は、少なくとも乗
算器と加算器とを含む基本回路を多段に接続し、実時間
で入力信号系列と与えられた係数列との相関をとる一次
元繰返し回路による相関器において、上記基本回路を偶
数番目の項の処理を行うものと、奇数番目の項の処理を
行うものとの２つの系統に分離し、上記２つの系統に入
力信号を供給するよう構成するとともに、上記２つの系
統の出力結果を加算して出力する出力処理回路をそなえ
たことを特徴としている。以下図面を参照しつつ説明す
る。
（５）発明の実施例
第５図は本発明の一実施例構成、第６図は出力処理回路
の一実施例態様、第７図は本発明の一実施例動作説明図
、第８図は本発明の他の一実施例を示す。
の一実施例態様、第７図は本発明の一実施例動作説明図
、第８図は本発明の他の一実施例を示す。
第５図において、符号２−０．２−１．２−２．・・・
・・・２−（Ｎ−１）は乗算器および加算器を有する基
本回路であって、第２図図示基本回路２と同様の構成を
もつものである。また、ｌＯは偶数項処理回路、１１は
奇数項処理回路、１２は出力処理回路、１３はしジスタ
、１４は加算器を表わす。
・・・２−（Ｎ−１）は乗算器および加算器を有する基
本回路であって、第２図図示基本回路２と同様の構成を
もつものである。また、ｌＯは偶数項処理回路、１１は
奇数項処理回路、１２は出力処理回路、１３はしジスタ
、１４は加算器を表わす。
各基本回路２−０．２−１．・・・には、予め上述の第
（１）式で示される相関係数ａ７ （ｉ＝ｏ、１．・・
・、（Ｎ １））が設定されている。これらの基本回路
２−０．２−１゜・・・は、従来の回路においては、第
３図図示の如く相関係数αｉの順に連続して接続されて
いたが、本発明においては、まず偶数番目の相関係数α
ｉの処理を行う回路と、奇数番目の相関係数αｉの処理
を行う回路とに分離され、グループ化される。
（１）式で示される相関係数ａ７ （ｉ＝ｏ、１．・・
・、（Ｎ １））が設定されている。これらの基本回路
２−０．２−１゜・・・は、従来の回路においては、第
３図図示の如く相関係数αｉの順に連続して接続されて
いたが、本発明においては、まず偶数番目の相関係数α
ｉの処理を行う回路と、奇数番目の相関係数αｉの処理
を行う回路とに分離され、グループ化される。
そして、第５図図示偶数項処哩回路１０および奇数項処
理回路１１に示されるように、グループ化された基本回
路をそれぞれ多段に接続する。すなわち基本回路２−０
、２−１ 、・・・は、偶数項処理回路１ｏおよび奇
数項処理回路１１のそれぞれにおいて、相関係数α２が
１つおきになるように接続されることとなる。
理回路１１に示されるように、グループ化された基本回
路をそれぞれ多段に接続する。すなわち基本回路２−０
、２−１ 、・・・は、偶数項処理回路１ｏおよび奇
数項処理回路１１のそれぞれにおいて、相関係数α２が
１つおきになるように接続されることとなる。
また、レジスタ１３と加算器１４を有する出力処理回路
１２が設けられる。偶数項処理回路１０の出力は加算器
１４に供給され、奇数項処理回路１１の出力はレジスタ
１３を経由して、加算器１４に供給される。
１２が設けられる。偶数項処理回路１０の出力は加算器
１４に供給され、奇数項処理回路１１の出力はレジスタ
１３を経由して、加算器１４に供給される。
レジスタ１３は、奇数項処理回路１１の出力を１クロツ
ク分遅延させるだめの遅延回路の働きをすると考えてよ
い。加算器１４による加算結果が、相関器の出力信号ｙ
Ｋｌとなる。入力信号ｘＫは、１クロツクおきではなく
、各り四ツク毎に、順次偶数項処理回路１０および奇数
項処理回路１１の双方に同時に供給される。出力信号ｙ
Ｋ／も、１クロツクおきではなく、各クロック毎に出力
されることとなる。
ク分遅延させるだめの遅延回路の働きをすると考えてよ
い。加算器１４による加算結果が、相関器の出力信号ｙ
Ｋｌとなる。入力信号ｘＫは、１クロツクおきではなく
、各り四ツク毎に、順次偶数項処理回路１０および奇数
項処理回路１１の双方に同時に供給される。出力信号ｙ
Ｋ／も、１クロツクおきではなく、各クロック毎に出力
されることとなる。
出力処理回路１２は、例えば第６図図示の如く、第２図
に図示した基本回路２を用いて構成することができる。
に図示した基本回路２を用いて構成することができる。
第２図図示係数レジスタ４の保持する値を「１」にして
、偶数項処理回路１０の出力をＸ入力とし、奇数項処理
回路１１の出力をｙ′大入力すれば、ｙ出力として所望
の出力信号ｙＫＩを得ることができる。
、偶数項処理回路１０の出力をＸ入力とし、奇数項処理
回路１１の出力をｙ′大入力すれば、ｙ出力として所望
の出力信号ｙＫＩを得ることができる。
第７図はＮ＝４の場合における本発明の一実施例動作説
明図を示す。図中、符号２−０．２−１．・・・および
１０ないし１４は第５図に対応している。最初のクロッ
クＴ、によシ、入力信号ｘｏが、偶数項処理回路１０の
基本回路２−０および奇数項処理回路１１の基本回路２
−１に同様に供給される。続いて、次のクロックＴ、で
入力信号ｘ０は基本回路２−２および２−３にそれぞれ
転送され、また次の入力信号Ｘ、が基本回路２−０およ
び２−１に供給される。
明図を示す。図中、符号２−０．２−１．・・・および
１０ないし１４は第５図に対応している。最初のクロッ
クＴ、によシ、入力信号ｘｏが、偶数項処理回路１０の
基本回路２−０および奇数項処理回路１１の基本回路２
−１に同様に供給される。続いて、次のクロックＴ、で
入力信号ｘ０は基本回路２−２および２−３にそれぞれ
転送され、また次の入力信号Ｘ、が基本回路２−０およ
び２−１に供給される。
基本回路２−２および２−３においては、それぞれαｓ
”ｏ およびαｓ”ｏ が生成される。次のクロック
Ｔ、で、入力信号Ｘ、は基本回路２−２および２−３に
転送され、新たな入力信号Ｘ、が基本回路２−０および
２−１に供給される。基本回路２−０においては、α。
”ｏ およびαｓ”ｏ が生成される。次のクロック
Ｔ、で、入力信号Ｘ、は基本回路２−２および２−３に
転送され、新たな入力信号Ｘ、が基本回路２−０および
２−１に供給される。基本回路２−０においては、α。
ｘｔの演算が行われ、この演算結果を先に基本回路２−
２が生成したαｔ：ｃｏ に加算する演算が行われる。
２が生成したαｔ：ｃｏ に加算する演算が行われる。
基本回路２−１においても同様に、α、ｘ、を生成し、
基本回路２−３が先に生成したαｓ”ｏ に加算する処
理を実行する。この基本回路２−１の加算結果（α＋”
＊ ＋”ｓ”ｏ ）は、一旦、出力処理回路１２のレジ
スタ１３に格納される。同様に処理が繰返され、次のク
ロックＴ、の後に、基本回路２−０から、演算結果（α
。Ｘ、＋α、ハ）が出力される。この演算結果（αｏ”
ｓ十α、Ｘ、）と、先にレジスタ１３に格納された奇数
項処理回路１１による演算結果（αＩ”？＋αｓ”ｏ）
とが、加算器１４によって加算され、信号３’ｏが出力
される。すなわち、信号ｙ。
基本回路２−３が先に生成したαｓ”ｏ に加算する処
理を実行する。この基本回路２−１の加算結果（α＋”
＊ ＋”ｓ”ｏ ）は、一旦、出力処理回路１２のレジ
スタ１３に格納される。同様に処理が繰返され、次のク
ロックＴ、の後に、基本回路２−０から、演算結果（α
。Ｘ、＋α、ハ）が出力される。この演算結果（αｏ”
ｓ十α、Ｘ、）と、先にレジスタ１３に格納された奇数
項処理回路１１による演算結果（αＩ”？＋αｓ”ｏ）
とが、加算器１４によって加算され、信号３’ｏが出力
される。すなわち、信号ｙ。
は、
３’ｏ＝αｏｘ３＋α＋”ｔ＋αｔ”ｌ＋αｓ−。
の値をもつ。
同様に、各クロック毎に実時間で演算が実行され、続い
て信号’ｌＩ＊ ３’ｔ・・・が出力される。なお、入
力信号、ＴＫや出力信号ｙＫｌは、例えば４ビット幅、
８ビット幅というように任意のピット幅をもつものであ
ってよい。
て信号’ｌＩ＊ ３’ｔ・・・が出力される。なお、入
力信号、ＴＫや出力信号ｙＫｌは、例えば４ビット幅、
８ビット幅というように任意のピット幅をもつものであ
ってよい。
演算の項数Ｎが、例えば奇数である場合には、基本回路
２を２系統に分離した場合、偶数項処理回路１０と奇数
項処理回路１１とが不釣合となる。このような場合には
、例えば奇数項処理回路１１に、係数が「０」である基
本回路２−Ｎ（図示省略）を付加することにより、調整
することができる。
２を２系統に分離した場合、偶数項処理回路１０と奇数
項処理回路１１とが不釣合となる。このような場合には
、例えば奇数項処理回路１１に、係数が「０」である基
本回路２−Ｎ（図示省略）を付加することにより、調整
することができる。
本発明は、例えば第８図図示の如く構成することによっ
ても実現することができる。図中の符号′は、第７図に
対応する。すなわち、レジスタ１３が奇数項処理回路１
１の前に設けられ、入力信号３０にがレジスタ１３を経
由して奇数項処理回路１１に供給されるようにする。こ
のようにして、奇数項処理回路１１への入力前に、入力
信号２Ｋを１クロック分遅延させるようにしても、所望
の結果が得られることは言うまでもない。
ても実現することができる。図中の符号′は、第７図に
対応する。すなわち、レジスタ１３が奇数項処理回路１
１の前に設けられ、入力信号３０にがレジスタ１３を経
由して奇数項処理回路１１に供給されるようにする。こ
のようにして、奇数項処理回路１１への入力前に、入力
信号２Ｋを１クロック分遅延させるようにしても、所望
の結果が得られることは言うまでもない。
（６）発明の詳細
な説明した如く本発明によれば、基本回路の接続構成を
変え、出力処理の回路を付加するだけで、ハードウェア
の使用効率を１００ ％に上げ、回路の最大性能をひき
出すことができる。すなわち従来の２倍の処理速度の能
力をもつ実時間相関器の提供が可能となる。なお、出力
処理回路も基本回路で構成することができるので、例え
ば数１０００ダ一ト程度の同じ基本回路を並べればよ（
、ＬＳＩ化も容易である。
変え、出力処理の回路を付加するだけで、ハードウェア
の使用効率を１００ ％に上げ、回路の最大性能をひき
出すことができる。すなわち従来の２倍の処理速度の能
力をもつ実時間相関器の提供が可能となる。なお、出力
処理回路も基本回路で構成することができるので、例え
ば数１０００ダ一ト程度の同じ基本回路を並べればよ（
、ＬＳＩ化も容易である。
第１図は一般的な相関器の例の説明図、第２図は相関器
に用いられる基本回路の例、第３図は従来の相関器の例
、第４図は従来方式の問題点説明図、第５図は本発明の
一実施例構成、第６図は出力処理回路の一実施例態様、
第７図は本発明の一実施例動作説明図、第８図は本発明
の他の一実施例を示す。 図中、１は相関器、２は基本回路、６は乗算器、７は加
算器、１０は偶数項処理回路、１１は奇数項処理回路、
１２は出力処理回路を表わす。 特許出願人 富士通株式会社 代理人弁理士 森 １） 寛 （外１名）
に用いられる基本回路の例、第３図は従来の相関器の例
、第４図は従来方式の問題点説明図、第５図は本発明の
一実施例構成、第６図は出力処理回路の一実施例態様、
第７図は本発明の一実施例動作説明図、第８図は本発明
の他の一実施例を示す。 図中、１は相関器、２は基本回路、６は乗算器、７は加
算器、１０は偶数項処理回路、１１は奇数項処理回路、
１２は出力処理回路を表わす。 特許出願人 富士通株式会社 代理人弁理士 森 １） 寛 （外１名）
Claims (1)
- 少なくとも乗算器と加算器とを含む基本回路を多段に接
続し、実時間で入力信号系列と与えられた係数列との相
関をとる一次元繰返し回路による相関器において、上記
基本回路を偶数番目の項の処理を行うものと、奇数番目
の項の処理を行うものとの２つの系統に分離し、上記２
つの系統に入力信号を供給するよう構成するとともに、
上記２つの系統の出力結果を加算して出力する出力処理
回路をそなえたことを特徴とする実時間相関器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16184882A JPS5952376A (ja) | 1982-09-17 | 1982-09-17 | 実時間相関器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16184882A JPS5952376A (ja) | 1982-09-17 | 1982-09-17 | 実時間相関器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5952376A true JPS5952376A (ja) | 1984-03-26 |
| JPS6363944B2 JPS6363944B2 (ja) | 1988-12-09 |
Family
ID=15743087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16184882A Granted JPS5952376A (ja) | 1982-09-17 | 1982-09-17 | 実時間相関器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5952376A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0432862A2 (en) * | 1989-12-12 | 1991-06-19 | Analogic Corporation | Spatial filter system |
-
1982
- 1982-09-17 JP JP16184882A patent/JPS5952376A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0432862A2 (en) * | 1989-12-12 | 1991-06-19 | Analogic Corporation | Spatial filter system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6363944B2 (ja) | 1988-12-09 |
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