JPS5952376A - 実時間相関器 - Google Patents
実時間相関器Info
- Publication number
- JPS5952376A JPS5952376A JP16184882A JP16184882A JPS5952376A JP S5952376 A JPS5952376 A JP S5952376A JP 16184882 A JP16184882 A JP 16184882A JP 16184882 A JP16184882 A JP 16184882A JP S5952376 A JPS5952376 A JP S5952376A
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- JP
- Japan
- Prior art keywords
- circuit
- basic circuit
- basic
- clock
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/15—Correlation function computation including computation of convolution operations
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Computational Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Data Mining & Analysis (AREA)
- Algebra (AREA)
- Databases & Information Systems (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(1)発明の技術分野
本発明は実時間相関器、特に−次元の繰返し回路により
、実時間で入力信号系列と与えられた係数列との相関あ
るいは畳み込み(コン?リューシヨソ)をとる実時間信
号処理装置等における実時間相関器に関するものである
。
、実時間で入力信号系列と与えられた係数列との相関あ
るいは畳み込み(コン?リューシヨソ)をとる実時間信
号処理装置等における実時間相関器に関するものである
。
(2)技術の背景
実時間相関器は、例えば画像情報処理や音声処理その他
の実時間信号処理装置において、ディジタルフィルター
、ツヤターンのマツチング等を行つ目的で広く用いられ
ている。実時間罠よ多信号を処理す逮場合、入力信号を
逐次処理し、入力のベースとその入力信号の処理結果の
出力のペースとが等しくなることが必要である。従って
、速い入力信号に対しては、速い処理スピードが要請さ
れる。換言すれば、入力信号の最大速度は、相関器の処
理能力に左右されることになる。
の実時間信号処理装置において、ディジタルフィルター
、ツヤターンのマツチング等を行つ目的で広く用いられ
ている。実時間罠よ多信号を処理す逮場合、入力信号を
逐次処理し、入力のベースとその入力信号の処理結果の
出力のペースとが等しくなることが必要である。従って
、速い入力信号に対しては、速い処理スピードが要請さ
れる。換言すれば、入力信号の最大速度は、相関器の処
理能力に左右されることになる。
(3) 従来技術と問題点
第1図は一般的な相関器の例の説明図、第2図は相関器
に用いられる基本回路の例、第3図は従来の相関器の例
、第4図は従来方式の問題点説明図を示す。
に用いられる基本回路の例、第3図は従来の相関器の例
、第4図は従来方式の問題点説明図を示す。
一般に、相関器1は、第1図図示の如(、xo。
”l + ”! +・・・、xKの入力信号系列に対し
て、予め定められた係数α。、α1.・・・αN−1に
より演算を行い、信号系列!JO* 3’+ + 3’
! +・・・を出力する。相関の演算は、実時間で行わ
れ、信号入力の速度と出力の速度とけ等しい。相関計算
は、例えば次式に従うように行われる。
て、予め定められた係数α。、α1.・・・αN−1に
より演算を行い、信号系列!JO* 3’+ + 3’
! +・・・を出力する。相関の演算は、実時間で行わ
れ、信号入力の速度と出力の速度とけ等しい。相関計算
は、例えば次式に従うように行われる。
例えばN=4の場合には、入力信号”Or 、2−1
t・・・に対して出力信号yKは、次のようになる。
t・・・に対して出力信号yKは、次のようになる。
31o=α。X、十αI ”l + a2 ”l +
a3 ”03’+ =αG ”4 + a+ ”s +
”t ”z +(Z3 $1実時間の相関器を、繰返
し回路によって実現する方式として、いわゆるシストリ
ック・アレイ(、?ystoliey array )
に代表されるものが、従来提案されている。この回路の
基本となる構成は、例えば第2図図示の如くである。第
2図において、符号2は基本回路、3は第2レジスタ、
4は係数レジスタ、5は第2レジスタ、6は乗算器、7
はは加算器を表わす。
a3 ”03’+ =αG ”4 + a+ ”s +
”t ”z +(Z3 $1実時間の相関器を、繰返
し回路によって実現する方式として、いわゆるシストリ
ック・アレイ(、?ystoliey array )
に代表されるものが、従来提案されている。この回路の
基本となる構成は、例えば第2図図示の如くである。第
2図において、符号2は基本回路、3は第2レジスタ、
4は係数レジスタ、5は第2レジスタ、6は乗算器、7
はは加算器を表わす。
基本回路2への入力信号Xは、第2レジスタ3にセット
され、次のクロックで隣の基本回路(図示省略)に送出
される。一方、入力信号Xに対して、乗算器6によって
、係数レジスタ4に予め設定された係数αiの乗算が行
われる。第2レジスタ5には、他の基本回路による演算
結果y′が入力されておシ、この値と乗算器6の出力と
が、加算器7によって加算されて、前段の基本回路に出
力される。
され、次のクロックで隣の基本回路(図示省略)に送出
される。一方、入力信号Xに対して、乗算器6によって
、係数レジスタ4に予め設定された係数αiの乗算が行
われる。第2レジスタ5には、他の基本回路による演算
結果y′が入力されておシ、この値と乗算器6の出力と
が、加算器7によって加算されて、前段の基本回路に出
力される。
従来の相関器1は、第2図に示した基本回路2を、第3
図図示基本回路2−0.2−1.2−2.・・・・・・
2−(N−1) の如く、N段カスケードに接続するこ
とによって構成され、実時間の相関を得るようにされて
いた。そのため、次のような問題があった。
図図示基本回路2−0.2−1.2−2.・・・・・・
2−(N−1) の如く、N段カスケードに接続するこ
とによって構成され、実時間の相関を得るようにされて
いた。そのため、次のような問題があった。
第4図は従来方式の問題点説明図であり、N=4の場合
を示している。図中、符号2−0 、2−1 。
を示している。図中、符号2−0 、2−1 。
・・・は、第3図に対応している。各基本回路2−0゜
2−1.・・・が保持するレジスタの値は、時間の推移
に従って図示縦方向に変化する。第4図を見れば判るよ
うに、従来の一次元の繰返し回路を利用した相関器では
、信号入力は1クロツクおきでなければならず、また信
号出力も1クロツクおきとなる。ここで、クロックの周
期は、各基本回路2−0゜2−1.・・・の処理速度に
見合うだけの長さを必要とする。もし、各クロック毎に
信号ZKを入力させたとすれば、各基本回路2−0.2
−1.・・・における加算すべきデータに、タイミング
的なズレが生じ、所望の結果が得られない。従って、従
来の相関器においては、1クロツクおきでしか入力でき
ないため、ハードウェアの使用効率は50qbであ)、
各基本回路2−0 、2−1 、・・・の処理能力の半
分しか活用できないという問題があった。
2−1.・・・が保持するレジスタの値は、時間の推移
に従って図示縦方向に変化する。第4図を見れば判るよ
うに、従来の一次元の繰返し回路を利用した相関器では
、信号入力は1クロツクおきでなければならず、また信
号出力も1クロツクおきとなる。ここで、クロックの周
期は、各基本回路2−0゜2−1.・・・の処理速度に
見合うだけの長さを必要とする。もし、各クロック毎に
信号ZKを入力させたとすれば、各基本回路2−0.2
−1.・・・における加算すべきデータに、タイミング
的なズレが生じ、所望の結果が得られない。従って、従
来の相関器においては、1クロツクおきでしか入力でき
ないため、ハードウェアの使用効率は50qbであ)、
各基本回路2−0 、2−1 、・・・の処理能力の半
分しか活用できないという問題があった。
(4)発明の目的と構成
本発明は上記問題点の解決を図シ、回路構成を変え、若
干の出力処理の回路を付加することによシ、ハードウェ
アの使用効率を100%に上げ、各基本回路の最大性能
をひき出すことができるようにすることを目的としてい
る。そのため、本発明の実時間相関器は、少なくとも乗
算器と加算器とを含む基本回路を多段に接続し、実時間
で入力信号系列と与えられた係数列との相関をとる一次
元繰返し回路による相関器において、上記基本回路を偶
数番目の項の処理を行うものと、奇数番目の項の処理を
行うものとの2つの系統に分離し、上記2つの系統に入
力信号を供給するよう構成するとともに、上記2つの系
統の出力結果を加算して出力する出力処理回路をそなえ
たことを特徴としている。以下図面を参照しつつ説明す
る。
干の出力処理の回路を付加することによシ、ハードウェ
アの使用効率を100%に上げ、各基本回路の最大性能
をひき出すことができるようにすることを目的としてい
る。そのため、本発明の実時間相関器は、少なくとも乗
算器と加算器とを含む基本回路を多段に接続し、実時間
で入力信号系列と与えられた係数列との相関をとる一次
元繰返し回路による相関器において、上記基本回路を偶
数番目の項の処理を行うものと、奇数番目の項の処理を
行うものとの2つの系統に分離し、上記2つの系統に入
力信号を供給するよう構成するとともに、上記2つの系
統の出力結果を加算して出力する出力処理回路をそなえ
たことを特徴としている。以下図面を参照しつつ説明す
る。
(5)発明の実施例
第5図は本発明の一実施例構成、第6図は出力処理回路
の一実施例態様、第7図は本発明の一実施例動作説明図
、第8図は本発明の他の一実施例を示す。
の一実施例態様、第7図は本発明の一実施例動作説明図
、第8図は本発明の他の一実施例を示す。
第5図において、符号2−0.2−1.2−2.・・・
・・・2−(N−1)は乗算器および加算器を有する基
本回路であって、第2図図示基本回路2と同様の構成を
もつものである。また、lOは偶数項処理回路、11は
奇数項処理回路、12は出力処理回路、13はしジスタ
、14は加算器を表わす。
・・・2−(N−1)は乗算器および加算器を有する基
本回路であって、第2図図示基本回路2と同様の構成を
もつものである。また、lOは偶数項処理回路、11は
奇数項処理回路、12は出力処理回路、13はしジスタ
、14は加算器を表わす。
各基本回路2−0.2−1.・・・には、予め上述の第
(1)式で示される相関係数a7 (i=o、1.・・
・、(N 1))が設定されている。これらの基本回路
2−0.2−1゜・・・は、従来の回路においては、第
3図図示の如く相関係数αiの順に連続して接続されて
いたが、本発明においては、まず偶数番目の相関係数α
iの処理を行う回路と、奇数番目の相関係数αiの処理
を行う回路とに分離され、グループ化される。
(1)式で示される相関係数a7 (i=o、1.・・
・、(N 1))が設定されている。これらの基本回路
2−0.2−1゜・・・は、従来の回路においては、第
3図図示の如く相関係数αiの順に連続して接続されて
いたが、本発明においては、まず偶数番目の相関係数α
iの処理を行う回路と、奇数番目の相関係数αiの処理
を行う回路とに分離され、グループ化される。
そして、第5図図示偶数項処哩回路10および奇数項処
理回路11に示されるように、グループ化された基本回
路をそれぞれ多段に接続する。すなわち基本回路2−0
、2−1 、・・・は、偶数項処理回路1oおよび奇
数項処理回路11のそれぞれにおいて、相関係数α2が
1つおきになるように接続されることとなる。
理回路11に示されるように、グループ化された基本回
路をそれぞれ多段に接続する。すなわち基本回路2−0
、2−1 、・・・は、偶数項処理回路1oおよび奇
数項処理回路11のそれぞれにおいて、相関係数α2が
1つおきになるように接続されることとなる。
また、レジスタ13と加算器14を有する出力処理回路
12が設けられる。偶数項処理回路10の出力は加算器
14に供給され、奇数項処理回路11の出力はレジスタ
13を経由して、加算器14に供給される。
12が設けられる。偶数項処理回路10の出力は加算器
14に供給され、奇数項処理回路11の出力はレジスタ
13を経由して、加算器14に供給される。
レジスタ13は、奇数項処理回路11の出力を1クロツ
ク分遅延させるだめの遅延回路の働きをすると考えてよ
い。加算器14による加算結果が、相関器の出力信号y
Klとなる。入力信号xKは、1クロツクおきではなく
、各り四ツク毎に、順次偶数項処理回路10および奇数
項処理回路11の双方に同時に供給される。出力信号y
K/も、1クロツクおきではなく、各クロック毎に出力
されることとなる。
ク分遅延させるだめの遅延回路の働きをすると考えてよ
い。加算器14による加算結果が、相関器の出力信号y
Klとなる。入力信号xKは、1クロツクおきではなく
、各り四ツク毎に、順次偶数項処理回路10および奇数
項処理回路11の双方に同時に供給される。出力信号y
K/も、1クロツクおきではなく、各クロック毎に出力
されることとなる。
出力処理回路12は、例えば第6図図示の如く、第2図
に図示した基本回路2を用いて構成することができる。
に図示した基本回路2を用いて構成することができる。
第2図図示係数レジスタ4の保持する値を「1」にして
、偶数項処理回路10の出力をX入力とし、奇数項処理
回路11の出力をy′大入力すれば、y出力として所望
の出力信号yKIを得ることができる。
、偶数項処理回路10の出力をX入力とし、奇数項処理
回路11の出力をy′大入力すれば、y出力として所望
の出力信号yKIを得ることができる。
第7図はN=4の場合における本発明の一実施例動作説
明図を示す。図中、符号2−0.2−1.・・・および
10ないし14は第5図に対応している。最初のクロッ
クT、によシ、入力信号xoが、偶数項処理回路10の
基本回路2−0および奇数項処理回路11の基本回路2
−1に同様に供給される。続いて、次のクロックT、で
入力信号x0は基本回路2−2および2−3にそれぞれ
転送され、また次の入力信号X、が基本回路2−0およ
び2−1に供給される。
明図を示す。図中、符号2−0.2−1.・・・および
10ないし14は第5図に対応している。最初のクロッ
クT、によシ、入力信号xoが、偶数項処理回路10の
基本回路2−0および奇数項処理回路11の基本回路2
−1に同様に供給される。続いて、次のクロックT、で
入力信号x0は基本回路2−2および2−3にそれぞれ
転送され、また次の入力信号X、が基本回路2−0およ
び2−1に供給される。
基本回路2−2および2−3においては、それぞれαs
”o およびαs”o が生成される。次のクロック
T、で、入力信号X、は基本回路2−2および2−3に
転送され、新たな入力信号X、が基本回路2−0および
2−1に供給される。基本回路2−0においては、α。
”o およびαs”o が生成される。次のクロック
T、で、入力信号X、は基本回路2−2および2−3に
転送され、新たな入力信号X、が基本回路2−0および
2−1に供給される。基本回路2−0においては、α。
xtの演算が行われ、この演算結果を先に基本回路2−
2が生成したαt:co に加算する演算が行われる。
2が生成したαt:co に加算する演算が行われる。
基本回路2−1においても同様に、α、x、を生成し、
基本回路2−3が先に生成したαs”o に加算する処
理を実行する。この基本回路2−1の加算結果(α+”
* +”s”o )は、一旦、出力処理回路12のレジ
スタ13に格納される。同様に処理が繰返され、次のク
ロックT、の後に、基本回路2−0から、演算結果(α
。X、+α、ハ)が出力される。この演算結果(αo”
s十α、X、)と、先にレジスタ13に格納された奇数
項処理回路11による演算結果(αI”?+αs”o)
とが、加算器14によって加算され、信号3’oが出力
される。すなわち、信号y。
基本回路2−3が先に生成したαs”o に加算する処
理を実行する。この基本回路2−1の加算結果(α+”
* +”s”o )は、一旦、出力処理回路12のレジ
スタ13に格納される。同様に処理が繰返され、次のク
ロックT、の後に、基本回路2−0から、演算結果(α
。X、+α、ハ)が出力される。この演算結果(αo”
s十α、X、)と、先にレジスタ13に格納された奇数
項処理回路11による演算結果(αI”?+αs”o)
とが、加算器14によって加算され、信号3’oが出力
される。すなわち、信号y。
は、
3’o=αox3+α+”t+αt”l+αs−。
の値をもつ。
同様に、各クロック毎に実時間で演算が実行され、続い
て信号’lI* 3’t・・・が出力される。なお、入
力信号、TKや出力信号yKlは、例えば4ビット幅、
8ビット幅というように任意のピット幅をもつものであ
ってよい。
て信号’lI* 3’t・・・が出力される。なお、入
力信号、TKや出力信号yKlは、例えば4ビット幅、
8ビット幅というように任意のピット幅をもつものであ
ってよい。
演算の項数Nが、例えば奇数である場合には、基本回路
2を2系統に分離した場合、偶数項処理回路10と奇数
項処理回路11とが不釣合となる。このような場合には
、例えば奇数項処理回路11に、係数が「0」である基
本回路2−N(図示省略)を付加することにより、調整
することができる。
2を2系統に分離した場合、偶数項処理回路10と奇数
項処理回路11とが不釣合となる。このような場合には
、例えば奇数項処理回路11に、係数が「0」である基
本回路2−N(図示省略)を付加することにより、調整
することができる。
本発明は、例えば第8図図示の如く構成することによっ
ても実現することができる。図中の符号′は、第7図に
対応する。すなわち、レジスタ13が奇数項処理回路1
1の前に設けられ、入力信号30にがレジスタ13を経
由して奇数項処理回路11に供給されるようにする。こ
のようにして、奇数項処理回路11への入力前に、入力
信号2Kを1クロック分遅延させるようにしても、所望
の結果が得られることは言うまでもない。
ても実現することができる。図中の符号′は、第7図に
対応する。すなわち、レジスタ13が奇数項処理回路1
1の前に設けられ、入力信号30にがレジスタ13を経
由して奇数項処理回路11に供給されるようにする。こ
のようにして、奇数項処理回路11への入力前に、入力
信号2Kを1クロック分遅延させるようにしても、所望
の結果が得られることは言うまでもない。
(6)発明の詳細
な説明した如く本発明によれば、基本回路の接続構成を
変え、出力処理の回路を付加するだけで、ハードウェア
の使用効率を100 %に上げ、回路の最大性能をひき
出すことができる。すなわち従来の2倍の処理速度の能
力をもつ実時間相関器の提供が可能となる。なお、出力
処理回路も基本回路で構成することができるので、例え
ば数1000ダ一ト程度の同じ基本回路を並べればよ(
、LSI化も容易である。
変え、出力処理の回路を付加するだけで、ハードウェア
の使用効率を100 %に上げ、回路の最大性能をひき
出すことができる。すなわち従来の2倍の処理速度の能
力をもつ実時間相関器の提供が可能となる。なお、出力
処理回路も基本回路で構成することができるので、例え
ば数1000ダ一ト程度の同じ基本回路を並べればよ(
、LSI化も容易である。
第1図は一般的な相関器の例の説明図、第2図は相関器
に用いられる基本回路の例、第3図は従来の相関器の例
、第4図は従来方式の問題点説明図、第5図は本発明の
一実施例構成、第6図は出力処理回路の一実施例態様、
第7図は本発明の一実施例動作説明図、第8図は本発明
の他の一実施例を示す。 図中、1は相関器、2は基本回路、6は乗算器、7は加
算器、10は偶数項処理回路、11は奇数項処理回路、
12は出力処理回路を表わす。 特許出願人 富士通株式会社 代理人弁理士 森 1) 寛 (外1名)
に用いられる基本回路の例、第3図は従来の相関器の例
、第4図は従来方式の問題点説明図、第5図は本発明の
一実施例構成、第6図は出力処理回路の一実施例態様、
第7図は本発明の一実施例動作説明図、第8図は本発明
の他の一実施例を示す。 図中、1は相関器、2は基本回路、6は乗算器、7は加
算器、10は偶数項処理回路、11は奇数項処理回路、
12は出力処理回路を表わす。 特許出願人 富士通株式会社 代理人弁理士 森 1) 寛 (外1名)
Claims (1)
- 少なくとも乗算器と加算器とを含む基本回路を多段に接
続し、実時間で入力信号系列と与えられた係数列との相
関をとる一次元繰返し回路による相関器において、上記
基本回路を偶数番目の項の処理を行うものと、奇数番目
の項の処理を行うものとの2つの系統に分離し、上記2
つの系統に入力信号を供給するよう構成するとともに、
上記2つの系統の出力結果を加算して出力する出力処理
回路をそなえたことを特徴とする実時間相関器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16184882A JPS5952376A (ja) | 1982-09-17 | 1982-09-17 | 実時間相関器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16184882A JPS5952376A (ja) | 1982-09-17 | 1982-09-17 | 実時間相関器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5952376A true JPS5952376A (ja) | 1984-03-26 |
JPS6363944B2 JPS6363944B2 (ja) | 1988-12-09 |
Family
ID=15743087
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16184882A Granted JPS5952376A (ja) | 1982-09-17 | 1982-09-17 | 実時間相関器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5952376A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0432862A2 (en) * | 1989-12-12 | 1991-06-19 | Analogic Corporation | Spatial filter system |
-
1982
- 1982-09-17 JP JP16184882A patent/JPS5952376A/ja active Granted
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0432862A2 (en) * | 1989-12-12 | 1991-06-19 | Analogic Corporation | Spatial filter system |
Also Published As
Publication number | Publication date |
---|---|
JPS6363944B2 (ja) | 1988-12-09 |
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