JPS5952361A - Arithmetic system for picture signal processing - Google Patents

Arithmetic system for picture signal processing

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Publication number
JPS5952361A
JPS5952361A JP57161385A JP16138582A JPS5952361A JP S5952361 A JPS5952361 A JP S5952361A JP 57161385 A JP57161385 A JP 57161385A JP 16138582 A JP16138582 A JP 16138582A JP S5952361 A JPS5952361 A JP S5952361A
Authority
JP
Japan
Prior art keywords
signal
accumulator
data selector
timing
constant memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP57161385A
Other languages
Japanese (ja)
Inventor
Hideaki Kimura
秀明 木村
Osamu Shimazaki
島崎 治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujifilm Holdings Corp
Original Assignee
Fuji Photo Film Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Photo Film Co Ltd filed Critical Fuji Photo Film Co Ltd
Priority to JP57161385A priority Critical patent/JPS5952361A/en
Publication of JPS5952361A publication Critical patent/JPS5952361A/en
Pending legal-status Critical Current

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    • G06T5/75

Abstract

PURPOSE:To set the digit position of a multiplied and accumulated output at the input of each digital picture signal, by 2<n> multiplying said picture signal with an n-bit shift and at the same time 1/2<n> multiplying the coefficient corresponding to said shift. CONSTITUTION:A subtractor 1 calculates the difference between a sharp signal S0 and an unsharp signal U0, and a limiter 2 gives a left shift of 2 bits to satisfy (S0-U0)'=4.(S0-U0) and to be fed to a data selector 3. A controller 4 performs a control so that a selector 3 delivers (S0-U0)' in the timing of sharpness emphasizing processing and that a constant memory 5 delivers a coefficient K'i=1/4Ki for sharpness emphasizing processing respectively. In this timing a multiplier/accumulator 6 calculates K'i.(S0-U0)'. This result of calculation is added with the result of calculation which is set to the accumulator 6 in the previous timing. Thus the sharpness emphasizing processing is carried out.

Description

【発明の詳細な説明】 この発明は、画像の信号処理における演算方式画像信号
処理において、特に画像の鮮鋭度を強調する場合、画像
から得られるシャープ信号とアンシャープ信号との差か
ら鮮鋭度強調信号を形成し、この鮮鋭度強調信号を画像
信号に加える方式が一般に用いられている。画像がカラ
ー画像の場合には3色フィルタで分解し、得られた3色
の画像信号のそれぞれに上記鮮鋭化処理を施すよ5にな
っている。3色の入力画像信号をll(i=1゜2.3
)、シャープ信号を8i(i=1.2.3)、アンシャ
ープ信号をUi(i=1,2e3)でそれぞれ表わすと
、鮮鋭化処理の後の画像信号Ii’(i’=1.2.3
)は Ii’= It +Ki・(Si−Ui)   ・・・
・・・・・・・・・ (1)と表わされる。なお、Ki
 は鮮鋭度強調の程度を決定する定数パラメータである
DETAILED DESCRIPTION OF THE INVENTION In image signal processing using an arithmetic method in image signal processing, particularly when emphasizing the sharpness of an image, sharpness enhancement is performed based on the difference between a sharp signal and an unsharp signal obtained from the image. A commonly used method is to form a signal and add this sharpness enhancement signal to the image signal. If the image is a color image, it is separated using a three-color filter, and each of the obtained three-color image signals is subjected to the above-mentioned sharpening process. The input image signals of three colors are ll (i=1゜2.3
), the sharp signal is represented by 8i (i = 1.2.3), and the unsharp signal is represented by Ui (i = 1, 2e3), then the image signal after sharpening processing is Ii'(i' = 1.2). .3
) is Ii'= It +Ki・(Si−Ui)...
...... It is expressed as (1). In addition, Ki
is a constant parameter that determines the degree of sharpness enhancement.

しかしながら、上記(1)式を用いる鮮鋭度強調方式で
は鮮鋭度強調信号(8i −Ui )を3色について形
成する必要があり、処理装餉□の複雑化を招く欠点があ
る。そのため、従来より上記(1)式で表現される強調
方式を簡易化する手法として、鮮鋭度強調信号を3色の
うちの何れか1色のもので代表させる方式が広(用いら
れてきた。すなわち、選択された1色のシャープ信号(
SO)とアンシャープ信号(UO)を用いて鮮鋭度強調
信号を(So−Uo)とすると、簡易化された鮮鋭化処
理後の画像信号Ii’は、 I i’= I i +Ki・(So−Uo)  ・・
・・・・・・・・・・(2)となる。
However, in the sharpness enhancement method using the above equation (1), it is necessary to form sharpness enhancement signals (8i - Ui) for three colors, which has the disadvantage of complicating the processing equipment. Therefore, as a method for simplifying the emphasis method expressed by the above equation (1), a method has been widely used in which the sharpness emphasis signal is represented by one of the three colors. In other words, the sharp signal of one selected color (
If the sharpness emphasis signal is (So-Uo) using the unsharp signal (UO) and the unsharp signal (UO), the image signal Ii' after the simplified sharpening process is Ii'=Ii +Ki・(So -Uo) ・・
・・・・・・・・・・・・(2)

ところで、上述の画像の鮮鋭度強調処理をアナログ回路
で行なう場合には、アナログ回路の不安定さや遠隔操作
が問題になると共に、コンピュータ等による自動運転の
困難さがあるといった欠点がある。また、上記鮮鋭度強
調処理をディジタル回路(たとえば特開昭55−142
342号公報に記載されている)で構成した場合には、
強調の度合である係数を可変できないといった欠点があ
る。さらに、画像処理においては、色修正信号その他の
画像信号と係数との乗算を行なう必要があり、しかもこ
れら各画像信号の桁位置が異なっているので、乗算結果
の桁合せを効率良くしなければならないといった要求も
ある。
By the way, when the above-described image sharpness enhancement processing is performed using an analog circuit, there are disadvantages such as instability of the analog circuit, remote control, and difficulty in automatic operation using a computer or the like. Further, the sharpness enhancement processing described above may be performed using a digital circuit (for example, Japanese Patent Laid-Open No. 55-142
(described in Publication No. 342),
The disadvantage is that the coefficient, which is the degree of emphasis, cannot be varied. Furthermore, in image processing, it is necessary to multiply color correction signals and other image signals by coefficients, and since the digit positions of these image signals are different, it is necessary to efficiently align the digits of the multiplication results. There are also demands that it not be.

よって、この発明の目的は上述の如き欠点がなく、しか
も桁合せの要求をも満足し得る画像信号処理における演
算方式を提供することにある。
SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide an arithmetic method for image signal processing that does not have the above-mentioned drawbacks and can also satisfy the requirements for digit alignment.

以下にこの発明を説明する。This invention will be explained below.

この発明は、画像の鮮鋭度強調信号1色修正信号等の桁
位置の異なる種々のディジタル画像信号を入力するデー
タセレクタと、各ディジタル画像信号に乗算すべき係数
を記憶している定数メモリと、データセレクタ及び定数
メモリの出力タイミングを制御するタイミングコントロ
ーラと、データセレクタ及び定数メモリから出力される
ディジタル画像信号及び係数を乗算して累積する乗算・
累積器とを設け、乗算・累積器における累積値の桁位置
を固定とするため、各ディジタル画像信号のピットシフ
トによる倍率に応じて定数メモリの各係数の大きさを変
えるようにしたものである。
The present invention includes a data selector that inputs various digital image signals having different digit positions, such as an image sharpness emphasis signal and a single color correction signal, and a constant memory that stores coefficients to be multiplied by each digital image signal. A timing controller that controls the output timing of the data selector and constant memory, and a multiplication controller that multiplies and accumulates the digital image signals and coefficients output from the data selector and constant memory.
In order to fix the digit position of the accumulated value in the multiplier/accumulator, the size of each coefficient in the constant memory is changed according to the magnification due to the pit shift of each digital image signal. .

すなわち、この発明は画像信号処理における桁位置の異
なる種々のディジタル画像信号と係数とを乗算して累積
出力する方式に関し、各ディジタル画像信号をnビット
シフトして2n倍とすると共に、これに対応する係数を
172n倍の値とすることにより、乗算累積出力の桁位
置を各ディジタル画像信号の入力に対して揃え得るよう
にしたものである。このように、この発明方式では乗算
器の2人力のビットの重みを一方が軽く、他方が重(な
るように変え、出力ではそれが打消されて常に小数点位
置を同じ位置とし、乗算累積の桁合せを自動的に行なう
ようにしている。
That is, the present invention relates to a method of multiplying various digital image signals with different digit positions by coefficients in image signal processing and cumulatively outputting the result. By setting the coefficient to 172n times the value, the digit positions of the multiplication cumulative output can be aligned with respect to the input of each digital image signal. In this way, in the method of this invention, the weights of the two bits of the multiplier are changed so that one is light and the other is heavy, and this is canceled out in the output so that the decimal point is always at the same position, and the digit of the multiplication accumulation is The matching is done automatically.

ここに、画像信号処理回路をディジタル回路で構成する
場合、コストとコンパクト性の面からマスキングや選択
的色修正の演算なども1つの乗算器で時系列的に処理す
ることか望ましく、この乗算器をかかる処理にも用いて
それらの結果を累積。
When the image signal processing circuit is configured with a digital circuit, it is desirable to process masking and selective color correction operations in a time-series manner in one multiplier in terms of cost and compactness. is also used for such processing and the results are accumulated.

する場合、出力側で桁合せすると、乗算器と累積器との
間に処理によってシフト幅の変わるシフト回路を設けな
ければならない。シフト回路のシフト幅は固定されたも
のなので、そのための回路素子は特に必要なく配線によ
り行なうことが出来、乗算器と累積器とが一体構造にな
っている素子では、出力側で桁合せする方式を用いるこ
とは出来ないので、この発明による効果は甚大である。
In this case, if the digits are aligned on the output side, a shift circuit whose shift width changes depending on the processing must be provided between the multiplier and the accumulator. Since the shift width of the shift circuit is fixed, there is no need for any special circuit elements and it can be done by wiring.For devices that have an integrated structure of a multiplier and an accumulator, it is possible to perform digit alignment on the output side. Therefore, the effects of this invention are enormous.

次に、この発明を具体的な回路を参照して説明する。Next, the present invention will be explained with reference to a specific circuit.

鮮鋭度強調処理には乗算と加算が行なわれるが、この2
つの演算は他の色修正処理等にも共通である。添付図の
構成について説明すると、減算器1はシャープ信号SO
とアンシャープ信号UOとの差(8o −Uo )を計
算し、リミッタ2は予め定めた範囲に差信号(5o−U
o )の値をリミットする。
Multiplication and addition are performed in sharpness enhancement processing, but these two
These calculations are also common to other color correction processes. To explain the configuration of the attached diagram, the subtracter 1 receives the sharp signal SO.
and the unsharp signal UO (8o - Uo), and the limiter 2 calculates the difference signal (5o - Uo) within a predetermined range.
o).

リミッタ2の出力は2ビツトだけ左シフト(4倍)され
て(So −UO)’ = 4・(So −Uo )と
なり、データセレクタ3に入力される。また、タイミン
グコントローラ4は鮮鋭度強調処理のタイミングにデー
タセレクタ3が(So−UO)’を、定数メモぞれ出力
するように、選択信号8BL及びアドレス信号ADHを
出力する。そして、このタイミングにおいて乗算・累積
器6はKi/・(So−Uo)’を計算し、これより前
のタイミングにおいてデータセレクタ3を通して乗算・
累積器6にセットされているもとの画像信号に加えるこ
とにより、上記(2)式の鮮鋭度強調処理を行なう。か
くして、乗算・累積器6から鮮鋭度強調処理された画像
信号fが出力されることになる。
The output of the limiter 2 is shifted to the left by 2 bits (4 times) to become (So - UO)' = 4.(So - Uo), and is input to the data selector 3. Further, the timing controller 4 outputs the selection signal 8BL and the address signal ADH so that the data selector 3 outputs (So-UO)' and each constant memo at the timing of sharpness enhancement processing. Then, at this timing, the multiplier/accumulator 6 calculates Ki/.(So-Uo)', and at a previous timing, the multiplier/accumulator 6 calculates Ki/.
By adding this signal to the original image signal set in the accumulator 6, the sharpness enhancement process of equation (2) above is performed. In this way, the image signal f subjected to the sharpness enhancement process is output from the multiplier/accumulator 6.

ここで、乗算器へ入力する定数としては、−1〜127
/128の値を1 / 128ステツプでとり、鮮鋭度
強調処理では係数にとして0〜4程度の値かとれること
が望ましく、そのステップは1/32で十分である。ま
た、シャープ信号とアンシャープ信号との差信号(S−
U)の絶対値は、シャープ信号Sおよびアンシャープ信
号Uの値に比較して小さく、はとんどがシャープ信号S
およびアンシャープ信号Uの最大値の1/4以内におさ
まっている。したかって、この値を超えたものをリミッ
トしても鮮鋭度強調処理に悪影響を与えることはない。
Here, the constant input to the multiplier is -1 to 127
/128 in steps of 1/128, and in sharpness enhancement processing, it is desirable to take a value of about 0 to 4 as a coefficient, and a step of 1/32 is sufficient. Also, the difference signal between the sharp signal and the unsharp signal (S-
The absolute value of U) is small compared to the values of the sharp signal S and the unsharp signal U, and is mostly the sharp signal S.
and is within 1/4 of the maximum value of the unsharp signal U. Therefore, even if the value exceeding this value is limited, the sharpness enhancement processing will not be adversely affected.

以上より、この発明ではたとえば鮮鋭度強調処−UO)
をリミッタに通した後2ビットだけ左シフト(4倍)し
、この2つの値を乗算器に入力して乗算するようにして
いる。
From the above, in this invention, for example, sharpness enhancement processing (UO)
After passing through a limiter, it is shifted to the left by 2 bits (x4), and these two values are input to a multiplier and multiplied.

また、タイミングコントローラ4は、別のタイミングで
色修正信号り及びその保針Kdがデータセレクタ3及び
定数メモリ5からそれぞれ出力されるように選択信号S
EL及びアドレス信号ADH,を出力し、上記鮮鋭度強
調処理と同じ小数点位置で乗算・累積器6が色修正処理
を行なうようになっている。データセレクタ3による他
の信号の入力についても同様であり、乗算・累積器6に
おける乗算及び累積は常に同じ小数点位置で行なわれる
The timing controller 4 also sends a selection signal S so that the color correction signal and its course keeping Kd are outputted from the data selector 3 and the constant memory 5 at different timings.
EL and an address signal ADH are output, and the multiplier/accumulator 6 performs color correction processing at the same decimal point position as the sharpness enhancement processing described above. The same applies to the input of other signals by the data selector 3, and multiplication and accumulation in the multiplier/accumulator 6 are always performed at the same decimal point position.

以上のようにこの発明の演算方式によれば、ディジタル
的な画像の鮮鋭度強調処理を行ない得ると共に他の信号
の処理も行ない得、乗算器の入力(7) ビット幅を広げることな(、係数の取り得る値の範囲を
広げることにより、常に小数点位置を揃えることができ
るので、シフト回路を用いて桁合せする必要もない。
As described above, according to the calculation method of the present invention, it is possible to perform sharpness enhancement processing of a digital image and also process other signals, without increasing the bit width of the input (7) of the multiplier. By widening the range of values that the coefficients can take, the decimal point positions can always be aligned, so there is no need to use a shift circuit to align the digits.

なお、上述では鮮鋭度強調信号(So −Uo )を2
ビツト左シフト(4倍)し、対応する係数を1/4倍す
る例について述べたが、係数の範囲が2以下でよい場合
には1ビツトシフトして、係数メモリには172倍した
係数を用意するようにしても良く、任意のビットシフト
とすることができる。
Note that in the above, the sharpness emphasis signal (So −Uo) is
We have described an example of shifting the coefficient to the left (by 4) and multiplying the corresponding coefficient by 1/4, but if the range of the coefficient is 2 or less, shift it by 1 bit and prepare a coefficient multiplied by 172 in the coefficient memory. Alternatively, any bit shift may be performed.

【図面の簡単な説明】[Brief explanation of drawings]

添付図はこの発明方式を適用した装置の一例を示すブロ
ック図である。 1・−・減算器、2・・・リミッタ、3・・−データセ
レクタ、4・・・タイミングコントローラ、5・・・定
数メモリ、6・・・乗算・累積器。 出願人代理人   安  形  雄  三(1々
The attached figure is a block diagram showing an example of a device to which the method of this invention is applied. 1... Subtractor, 2... Limiter, 3...-Data selector, 4... Timing controller, 5... Constant memory, 6... Multiplier/accumulator. Applicant's agent Yuzo Yasugata (1)

Claims (1)

【特許請求の範囲】[Claims] 画像の鮮鋭度強調信号2色修正信号等の桁位置の異なる
種々のディジタル画像信号を入力するデータセレクタと
、前記各ディジタル画像信号に乗算すべき係数を記憶し
ている定数メモリと、前記データセレクタ及び定数メモ
リの出力タイミングを制御するタイミングコントローラ
と、前記データセレクタ及び定数メモリから出力される
ディジタル画像信号及び係数を乗算して累積する乗算・
累積器とを具え、前記乗算・累積器における累積値の桁
位置を固定とするため、前記各ディジタル画像信号のビ
ットシフトによる倍率に応じて前記定数メモリの谷係数
の大きさを変えるようにしたことを特徴とする画像信号
処理における演算方式。
a data selector for inputting various digital image signals having different digit positions such as an image sharpness emphasis signal and a two-color correction signal; a constant memory for storing coefficients to be multiplied by each of the digital image signals; and the data selector. and a timing controller that controls the output timing of the constant memory, and a multiplication controller that multiplies and accumulates the digital image signal and coefficient output from the data selector and the constant memory.
and an accumulator, and in order to fix the digit position of the accumulated value in the multiplier/accumulator, the size of the valley coefficient of the constant memory is changed according to the magnification by bit shifting of each digital image signal. An arithmetic method in image signal processing characterized by the following.
JP57161385A 1982-09-16 1982-09-16 Arithmetic system for picture signal processing Pending JPS5952361A (en)

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JP57161385A JPS5952361A (en) 1982-09-16 1982-09-16 Arithmetic system for picture signal processing

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JP57161385A JPS5952361A (en) 1982-09-16 1982-09-16 Arithmetic system for picture signal processing

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JPS5952361A true JPS5952361A (en) 1984-03-26

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ID=15734081

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JP (1) JPS5952361A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS638608U (en) * 1986-07-04 1988-01-20
JPS6479602A (en) * 1987-09-22 1989-03-24 Ando Electric Dimension measuring apparatus
JPH01227905A (en) * 1988-03-08 1989-09-12 Keiriyou Denshi Sokki Kk Displacement measuring instrument

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS638608U (en) * 1986-07-04 1988-01-20
JPS6479602A (en) * 1987-09-22 1989-03-24 Ando Electric Dimension measuring apparatus
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