JPS63282888A - Image signal processing circuit - Google Patents
Image signal processing circuitInfo
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- JPS63282888A JPS63282888A JP62118434A JP11843487A JPS63282888A JP S63282888 A JPS63282888 A JP S63282888A JP 62118434 A JP62118434 A JP 62118434A JP 11843487 A JP11843487 A JP 11843487A JP S63282888 A JPS63282888 A JP S63282888A
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ファクシミリ等の画信号処理回路に関し、特
に、文字等の線画の画質を向上させる二次元フィルタ回
路に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to an image signal processing circuit for facsimiles and the like, and more particularly to a two-dimensional filter circuit for improving the image quality of line drawings such as characters.
従来の技術
従来、文字等の線画の画質を向上させる二次元フィルタ
の回路のうち1例えば垂直フィルタ回路は第2図に示さ
れる如く構成されていた。2. Description of the Related Art Conventionally, one of two-dimensional filter circuits for improving the image quality of line drawings such as characters, for example a vertical filter circuit, was constructed as shown in FIG.
第2図において、10.X)はラインフィルタ、30は
加算器、 110は垂直フィルタ演算同局、 SOはR
OM60はセレクタである。入力画信号(多値)をXn
(nけライン数を表わす)とすると、この垂直フィルタ
回路ではその出力をYnとすると ’f’n = (i
n+β(xn−1+Xn+1)なる演算が実行され、副
走査方向の相関を用いた画質補正が行なわれる。ここで
Xn−1はn−/ラインの画素を、xn+1はn+/ラ
インの画素を、αおよびβはフィルタ係数を表わす。こ
の時係数α、βは固定である。In FIG. 2, 10. X) is a line filter, 30 is an adder, 110 is a vertical filter calculation station, SO is R
OM60 is a selector. Input image signal (multivalue)
(representing the number of lines), and if the output of this vertical filter circuit is Yn, 'f'n = (i
The calculation n+β(xn-1+Xn+1) is executed, and image quality correction is performed using correlation in the sub-scanning direction. Here, Xn-1 represents pixels of n-/line, xn+1 represents pixels of n+/line, and α and β represent filter coefficients. At this time, the coefficients α and β are fixed.
従来、フィルタ特性すなわち係数α、βを賓化させたい
時には、フィルタ回路の外側に係数α。Conventionally, when it is desired to integrate the filter characteristics, that is, the coefficients α and β, the coefficient α is placed outside the filter circuit.
βの所定の値を予め書き込んだROMを用いていた。A ROM in which a predetermined value of β was written in advance was used.
このことは例えばフィルタ回路をLSI化して小型化を
狙う場合にはROMが外づけで残ることになり小型化を
阻害していた。以上の欠点は水平フィルタでも同様であ
る。For example, when the filter circuit is made into an LSI and the aim is to downsize the filter circuit, the ROM remains externally attached, which hinders downsizing. The above drawbacks also apply to horizontal filters.
本発明は従来の上記実情Vci12にみてなされたもの
であり、従って本発明の目的は、従来の技術に内在する
上記欠点を解消することを可能とした新規な画信号処理
回路を提供することにある。The present invention has been made in view of the above-mentioned conventional situation Vci12, and therefore, an object of the present invention is to provide a novel image signal processing circuit that makes it possible to eliminate the above-mentioned drawbacks inherent in the conventional technology. be.
曲題点を解決するための手段
上記目的を達成する為に、本発明に係る両信号処理回路
は、n+/ラインの画素Xn+1を入力しnラインの画
素Xnを出力する第1のラインメモリと、該nラインの
画素Xnを入力しn−/ ラインの画素Xr1−1を
出力する@λのラインメモリと、CPLJより与えられ
る任意のフィルタ係数(α、βとする)を保持するレジ
スタと、 jjlJ記nラインの画素XnO画信号と該
フィルタ係数αを入力としCtXnなる演算を行なう第
1の乗算器と、前記Q+Iラインの画素xn+1と前記
n−/ラインの画素Xn−1の画信号を入力としてXn
+1千Xn−4なる演算を行なう第1の刀u算器と、該
第1の加算器の出力と前記フィルタ系数βを入力としβ
(Xn+1+Xn−1)なる演算を行なう第2の乗算器
と、該第2の乗算器と前記第1の乗算器を入力としてY
n = axn+β(xn+。Means for Solving the Problem In order to achieve the above object, both signal processing circuits according to the present invention include a first line memory that inputs pixels Xn+1 of n+/line and outputs pixels Xn of n line; , a line memory @λ that inputs the pixel Xn of the n line and outputs the pixel Xr1-1 of the n-/ line, and a register that holds arbitrary filter coefficients (assumed to be α and β) given by the CPLJ; jjlJ A first multiplier that inputs the pixel XnO image signal of the n line and the filter coefficient α and performs the operation CtXn, and the pixel signal of the pixel xn+1 of the Q+I line and the pixel Xn-1 of the n−/line. Xn as input
A first calculator that performs the operation +1,000Xn-4, the output of the first adder, and the filter system β are input, and β
(Xn+1+Xn-1); a second multiplier that performs an operation of (Xn+1+Xn-1);
n = axn+β(xn+.
+Xn−4)なる演算を行なう第2の加算器とを具備し
て構成され、垂直および水平フィルタの係数を外部例え
ばCPUよ妙設定出来る様にして従来回路のROMを特
徴とする特徴を有している。+ ing.
実施例
次に1本発明をその好ましい一実施例について図面を参
照して具体的に説明する。Embodiment Next, a preferred embodiment of the present invention will be specifically explained with reference to the drawings.
第1図は本発明のうち垂直フィルタの一実施例を示すブ
ロック構成図である。FIG. 1 is a block diagram showing one embodiment of a vertical filter of the present invention.
第1図を参照するに、10.X)はラインフィルタ。Referring to FIG. 1, 10. X) is a line filter.
30は加算器、70はaxnの演算回路、 goばβ(
x−、−4十Xn+、)の演算回路をそれぞれ示す。9
0はノ用算器であり、 Ynを出力する。100はレジ
スタであり、CPIJからのフィルタ係数α、βを保持
する役目をするう
今、ラインメモリlOにはn+/ライン目の画信号X
が入力される場合を考えると、nラインn+1
目の画信号Xnがラインメモリ10より出力され、ライ
ンメモリJに入力されるとともに、n−/ライン目の画
信号Xn、がラインメモリJより出力される。乗算器7
0ではCPUより予めセットされている係数αpよびX
nを入力としてaxnなる演算を行なう。加算器3Qで
はn+/ライン目の画信号Xn+。30 is an adder, 70 is an axn arithmetic circuit, goba β(
x-, -40Xn+,) are shown respectively. 9
0 is a calculator and outputs Yn. Reference numeral 100 is a register, which serves to hold the filter coefficients α and β from the CPIJ.
Considering the case where the image signal Xn of the n+1th line is outputted from the line memory 10 and inputted to the line memory J, the image signal Xn of the n-th line is outputted from the line memory J. be done. Multiplier 7
0, the coefficients αp and X are preset by the CPU.
An operation axn is performed using n as input. The adder 3Q receives the image signal Xn+ of the n+/th line.
2よびn−/ライン目の画信号Xn−,を入力としてX
n+1+Xn−1の演算を行ない、この演算結果は乗算
器ざ0に入力される。乗算器10ではこのXn+1+X
n−1とCPUにより予めレジスタ100に設定される
係数βを入力としてβ(xn+、+Xn−1)なる演算
が行々われる。そして加算器?Oに於いて乗算器70及
び10の演算結果を各々入力としてYn wcffn+
β(Xn+1+Xn−1)なる垂直フィルタリング結果
を出力する。With the 2nd and n-th line image signals Xn-, as input,
An operation of n+1+Xn-1 is performed, and the result of this operation is input to multiplier Z0. In the multiplier 10, this Xn+1+X
An operation β(xn+, +Xn-1) is performed by inputting n-1 and a coefficient β set in advance in the register 100 by the CPU. And an adder? In O, the operation results of multipliers 70 and 10 are respectively input, and Yn wcffn+
A vertical filtering result β(Xn+1+Xn-1) is output.
発明の詳細
な説明したように、本発明によれば、CPtJよりフィ
ルタ係数を予めレジスタに設定しておき。As described in detail, according to the present invention, filter coefficients are previously set in the register from CPtJ.
この指定された係数によって垂直あるいは水平フィルタ
リングを行なうようにすることにより、任意のフィルタ
時性を持たせようとするものであり。By performing vertical or horizontal filtering using the specified coefficients, it is possible to provide arbitrary filter time characteristics.
これにより従来回路で必要であったROMを削減するこ
とが出来、例えばこの部分をLSI化する場合には外付
けにROMが不要となり、小型化でへる効果が得られる
。This makes it possible to reduce the ROM required in conventional circuits. For example, when this part is integrated into an LSI, an external ROM is no longer required, resulting in a reduction in size.
第1図は本発明の一実施例を示すブロック構成図、第2
図は従来回路のブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention, and FIG.
The figure is a block diagram of a conventional circuit.
Claims (1)
画素X_nを出力する第1のラインメモリと、該nライ
ンの画素X_nを入力しn−1ラインの画素X_n_−
_1を出力する第2のラインメモリと、CPUより与え
られる任意のフィルタ係数(α、βとする)を保持する
レジスタと、前記nラインの画素X_nの画信号と該フ
ィルタ係数αを入力としαXnなる演算を行なう第1の
乗算器と、前記n+1ラインの画素X_n_+_1と前
記n−1ラインの画素X_n_−_1の画信号を入力と
してX_n_+_1+X_n_−_1なる演算を行なう
第1の加算器と、該第1の加算器の出力と前記フィルタ
係数βを入力としβ(X_n_+_1+X_n_−_1
)なる演算を行なう第2の乗算器と、該第2の乗算器と
前記第1の乗算器を入力としてY_n=αX_n+β(
X_n_+_1+X_n_−_1)なる演算を行なう第
2の加算器とを有することを特徴とした画信号処理回路
。A first line memory that inputs pixels X_n_+_1 of the n+1 line and outputs the pixels X_n of the n line; and a first line memory that inputs the pixels X_n of the n line and outputs the pixels X_n_- of the n-1 line.
a second line memory that outputs _1; a register that holds arbitrary filter coefficients (α, β) given by the CPU; a first multiplier that performs the operation X_n_+_1+X_n_-_1 by inputting the image signals of the pixel X_n_+_1 of the n+1 line and the pixel X_n_-_1 of the n-1 line; The output of the adder 1 and the filter coefficient β are input, and β(X_n_+_1+X_n_−_1
), Y_n=αX_n+β(
1. An image signal processing circuit comprising: a second adder that performs an operation (X_n_+_1+X_n_-_1).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62118434A JPS63282888A (en) | 1987-05-15 | 1987-05-15 | Image signal processing circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62118434A JPS63282888A (en) | 1987-05-15 | 1987-05-15 | Image signal processing circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63282888A true JPS63282888A (en) | 1988-11-18 |
Family
ID=14736542
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62118434A Pending JPS63282888A (en) | 1987-05-15 | 1987-05-15 | Image signal processing circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63282888A (en) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6238981A (en) * | 1985-08-15 | 1987-02-19 | Canon Inc | Space filter |
-
1987
- 1987-05-15 JP JP62118434A patent/JPS63282888A/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6238981A (en) * | 1985-08-15 | 1987-02-19 | Canon Inc | Space filter |
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