JPS5951663A - 画像表示装置におけるフイ−ルド偏向制御信号の発生方法及びこの方法を実行するためのデイジタル回路並びに画像表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はディジタル回路を具え、フィールドパルスが計
数により得られ、計数パルスがハーフラインの予しめ定
められた計数が生起した時から発生させられ、この計数
パル不と、画偉表示装Ｋｔにより受信された信号から取
り出された分１４ｆｉされたフィールドパルスとの間に
一致が存在するか否かをチェックし、その後で、成る数
のフィールドに亘って一致が存在するか不一致が存在す
るかに依存して、分離されたパルスと計数パルスとの間
で、これらの２個のパルスのどちらをフィールド偏向制
御に使用するかを選択する画像表示装置Ｆｔにおけるフ
ィールド偏向制御信号の発生方法に関するものである。

電子回路、殊に例えばテレビジョン受像機のような画像
表示装置１ｆにおける電子回路の今日の傾向はできるだ
け多数の信号をディジタル処理することを試みる方に向
いている０蓋し、ディジタル技術を用いればコンデンサ
又は精密な抵抗のような部品を省くことができ、従って
唯一つの半う１１体チップ上により一層完全な機能を集
積化することができ、またプリント回路ノ１う板により
相互結線の数を減らすことができるからである。高価な
ｆｆ１％品の数を減らずことができるというｊ１％実並
ひにプリント回路基板の表面積及び半導体モジュールの
数の減少のため相当なＩ′ｉ約ができる０ 伺加的目的はフィールド同期の干渉に対する不感応性を
改良するにあり、ラインの数を計数することによりフィ
ールド同期を得るように試みられてきた。

この分野では多数の具体例が開発されてきたが、これら
はラインカウンタにより予じめ定められた数のラインに
対し１個のフィールドパルスを発生するという同じ基本
原理に基づいている０６２５ラインのヨーロッパ標準で
は各３１２．５ライン、換言ずれば６２５ハーフライン
毎に１個のパルスを発生し、前述した分離されたパルス
の代りにこのパルスを用いる（間接同期）０ この時主として次の二つの場合に問題に遭遇する〇 一フイールド走査の位相゛が変化する時。これは、例え
ば、カメラが変る時生じ、カウンタは新しい位相に合せ
て再スタートさせる必要がある。

−周波数が予想された周波数と異なる時。これは、例え
ば、ビデオテープレコーダや成る種の試験発振器を用い
る時に生じ、それにもか＼わらず同期を生ずる必要があ
る。

従来技術の全ての具体例に固有の着想は、分ｍ１１され
たパルスと計数パルスとの間の一致を目指すことにより
同期がラーイン計数により正しく求められるか否かを判
定し、計数パルスが正しくない時は直接分離されたパル
スを用いる（直接同期）ことに力をｆＩ！ｉりるという
ものである。干渉を取り除くためには勿論順次に何回か
に亘って不一致が生ずる迄待ち、その後で確かに非同期
状態が存在すると決めねばならない。

これらの０性を有する回路が、例えば、米国特許第３，
９０４，８２３号（特公昭５３−４２４９０号）明細書
に記載されている。しかし、この従来技術の回路には欠
点があって、それは各フィールドのハーフラインの数が
６２５と異なる信号を受信した時、これは直接同期モー
ド、即ち分離されたパルスにより機能することができる
だけで、この動作モードの全ての既知の欠点、即ち干渉
に対し敏感で、Ｓ／Ｎ比があオリ良くない弱い信号が生
じた場合の動作が悪いという欠点を伴っている。

それ故、この回路では計数による同期化は唯一つの標準
にメ’＝ｋ　ｔ、てしか可能ではない０本発明の目的は
、ユーザによる餉らきか＆Ｊを一切必要とせずに全ての
可能な標ｉνＩＧこ対し、計数によりフィールド信号な
生ずる（即ち、間接同期）方法及びそのための回路を提
供するにある０本発明のもう一つの目的は、例えば、６
２４ラインを生ずる試験発振器を用いる時や、例えば静
止画像モードにおけるように各フィールドのライン数が
僅かに正しくないことが生ずる可能性があるビデオテー
プレコーダを使用する時のような非標準信号が受信され
た時でも同じ回路が非同期モードで動作できるようにす
るにある。

それ故、本発明によれば、冒頭に記載した方法において
、成る数のフィールド中に不一致が生起し′た場合は分
離されたパルスが生起する瞬時において得られるハーフ
ラインの計数値をメモリに記録し、その後でカウンタを
ゼロにリセットし、成る回数に亘って順次に、メモリに
記録されている計数に等しい計数の生起と分離されたパ
ルスとの間に一致が検出された時は、メモリに記録され
ている値に等しいハーフラインの計数が生起したことに
より発生させられたパルスを用いてフィールド偏向を制
御することを特徴とする０ 従って、本発明の基本的着想は、直接同期モードにおい
て１画像当りのハーフラインの数を数え、この数をメモ
リに蓄わえ、次にこの数を計数の基礎としつ＼間接同期
モードに進むという考えに基づいている０ このような本発明方法はｌフィールド当りのラインの数
がどのようであっても計数により同期を用いることがで
きるという利点を有し、その場合の唯一つの条件はこの
ライン数が安定していなければならないというものであ
る０ この方法を実行する回路は、計数パルスを供給するため
のハーフライシカ１ンンタと、公比１０されたフィール
ドパルスと、計数パルスとの間で一致を検出し、順次に
成る数の回数に亘って一致が検出された場合の同期状態
が存在するか又は逆の場合の非同期状態が存在するかに
依存してカウンタを制御する状態検出器とを具える本発
明方法を実行する回路において、このディジタル回路に
更に、−カウンタの出力側における計数と、メモリに記
録されている計数値との間に一致が存在する時パルスを
発生する比較回路と、 一分離されたパルスが生起し且つ状態検出器が非同期状
態を表示する時カウンタの出力側の計数値をメモリに記
録することをスタートさせる書き込み回路と・ 一前記比較回路からのパルスを受は取り、計数値をメモ
リに記録し終った後カウンタをゼロにリセットするスイ
ッチング回路とを設けたことを特徴とする特 前記本発明方法を用いることによる利点に加えて、この
回路は十分に汎用な回路であって、修正番加えたり、外
部のアダプタを用いたすせずに世界に今［」存在する多
ジ々の標準に対し使用できるという非常に大きな利点を
イｒする。

図面につきなされる以Ｆの記述を読めは、とのようにし
て本発明を実用化し得るかが一層良く理解できるであろ
う。

図面につき本発明の詳細な説明する。

第１図においで、アンテナ］がテレビジョン信号を受は
取り、これを高周波検出部２に送る。その後で検出され
た信号が受像器のオーディオ部３と、ビデオアンプ（映
像増幅器）４とに与えられる０ビデオアンプの出力端子
から合成映像信号が供給される。この合成映像信号はそ
こから陰極線管６を駆動するのに必要な成分を取り出す
部分５に加えられる０合成映像口号は同期分順回路７に
も加えられる。そし−で同期分配回路７がライン同期パ
ルスを位相検波器８に与える０位相検波器８の出力電圧
がフィルタ９とリアクタンス回路、１０とを介して発振
器１１に影〜・髪を及はず。発振器１１は周波数がライ
ン周波数の２倍（即ちｚｆＨ１旨い換えれば、１画像当
り２個のブ（ζ越しを行なうフィールドを有し、１秒当
り５０フイールドである完全な１画像当り６２５本のラ
インがある標準規格に従って信号が受信される時８１．
．２５０　Ｈｚ）に等しい信号を発生ずる０もう一つの
方法は発振器１１が周波数ｆＨを有する電圧を発生し、
ぞの後てこの周波数を２倍にするものである０周波数２
ｆＨをイイする電圧がこの周波数を２で除する分周器１
２を制御し、これにより得られる信号がパルス整杉段Ｌ
３を介してライン出力段１４に加えられる０ラモ コイル（図示せず）に加えると共に、パルスを位相検波
器８に戻す。

これらの回路は全て当業者には周知である０ここでは少
なくとも回路要素８ないし１３に関する限り、ディジタ
ル回路技術に従って実現すると好適である。−Ｉりｉ具
体的に云えば、発振器１１は一層高い周波数、例えば８
８　ＭＨｚを有する発振器から周波数２ｆｌｌを発生さ
せることができる。この時の成る分周比はライン周波数
の整数倍と、殊Ｇこ８４２　ｎｓの周期を有するクロッ
ク信号とを作る０これらの利用の仕方については後述す
る０デイジタルのフィールド同期分離回路２】はアンテ
ナで受信され、同期分配回路７により分離された同期信
号からこの信号に含まれているフィールド同期パルスを
取り出すことを可能にする０このフィールド同期分離回
路２１は発振器１】により作られた前述したクロック信
号を利用する０各８４・２ナノ秒毎にこのクロック信−
号は分ｊ’）ｆＣされた信号のサンプルをシフトレジス
タ、例えば、２４１ビツトレジスタの直列入力端子に入
力することを開始する０このレジスタの並列出力端子に
存在するビットは−ｈ５を形成する０分離された信号の
中にフィールドパルスが現われる時、この語はこのフィ
ールドパルスの特性である非常昏こ特殊な構成をとる０
この構成は、例えば、１２個の１ビツト語に１２個の０
ビツトが続くようなものとすることができる。ゲー）　
Ｘ：ｔｔ立体がこの構成を検出する時分１４１Ｆされた
フィールド信号が解放される０これはサンプルをレジス
タに書き込む１サイクル中に生ずる０得られる分離され
た同期パルスはこのようにして８２４ナノ秒の理論的持
続時間を有する。フィールド同期分離回路２１は図面を
複Ａ／’ｊＱ　＆こしないため詳細には示していない０
蓋し、このような分離回路は既知であり、当業者ならば
容易に作れるからである。

フィールド同期は１０ビツト二進ノＪウンタ１５におい
て２ｆＨ個のパルスを計数することにより得られる。こ
の１０ビツトニ進カウンタ１５はパルス整形回路１７を
介してフィールド出力段１Ｂに接続する０このフィール
ド出力段が偏向電流を垂直偏向コイル（図示せず）に与
える０同期回路は状態検出器２２を具え、この状態検出
器２２が一致検出器を有し、この一致検出器がアンテナ
１で受信され且つ回路２，４．７により前処理を施され
た信号からフィールド同期分離回路２１により取り出さ
れたフィールドパルスと、カウンタ１５により作られ、
このカウンタを０にリセットすることに対応するパルス
との間の一致を検出する。状態検出器２２は、検出され
た一致の関数として、同期回路を同期状態におくか又は
非同期状態におくかを決める。

従来技術から既知の状態検出回路は受信され且つ分離さ
れたフィールドパルスと計数パルスとの間に一致が存在
するか杏かを連続的にチェックし、数フイールド中に結
果を記録する。数個の順次の結果が同じであることが判
明した時、これらの結果を考ｒ、ｘｌ　Ｌで場合次第で
同期信号又は非同期信号を送出する。成る数のフィール
ドに亘って同一の結果が受は取られたらこれをマージン
として扱い、例えば、背景雑音により作られた偶然の結
果を考慮に入れないようにする。

第１図に示した回路はこの低次のものを具える。

−力ウンタ１５により供給されるｄ１°数値を記録する
ためのメモリ１６、 一力つンタ１５の出力側における計数値と、メモリ１Ｇ
に記録されているｄ１゛故値との間の一致が存在する時
パルスを出力する比較回路１９、−フィールド同期分離
回路２１により供給されるパルスが！を起し、状態検出
器２２が非同期状態にあ−ることを示している時カウン
タの出力側の計数値をメモリ１６に書き込むことを開始
する書き込み回路２３、 一計数値がメモリに書き込まれ終った直後にカウンタを
０にリセットするスイッチング回路２００カウンタ１５
を０にリセットすることは、同期回路が同期状態にある
か又は非同期状態にあるかに依存して異なる態様で行な
われる０カウンタ１５を０にリセットするモードはスイ
ッチング回路２０により決まる。状態検出器２２により
示される状態に依存し゛Ｃスイッチング回路２０はフィ
ールド同期分離回路２１により作られる分離されたパル
ス又は比較回路１９により作られた計数パルスのいずれ
かをカウンタ１５のＯリセット入力端子に加える。

第１図の同期回路は下記の方法に従って動作する。カウ
ンタ１５で計数することによりパルスが得られる。この
所謂「計数」パルスは予じめ定められた数のハーフライ
ンが生起し終ったドｉ間から発生する。状態検出器２２
で計数をゼロにリセットする時生じたこの計数パルスと
、フィールド同期分離回路２１、従ってアンテナ１で受
信された信号からくるフィールドパルスとの間に一致が
あるか否かをチェックする〇 成る数のフィールドに亘って一致が存在するか不一致が
存在するかに依存して、同期をとる目的でカウンタ１５
による計数動作により作られたパルス（間接同期）又は
フィールド同期分ｚ１Ｆ回路２１により作られたパルス
（直接同期）のどちらのパルスを利用するかを選択する
。状態検出器２２により成る数のフィールドに亘って一
致が欠けているか否かをチェックし、一致が欠けていれ
ば、フィールド同期分離回路２１により作られたパルス
が得られる瞬時において得られたハーフラインの計数値
をメモリ１６に記録し、その後テスイッチング回路２０
によりカウンタをゼロにリセットする０状態検出益２２
により成る数の順次の時間に亘って計数値がメモリ１６
に書き込まれていた値と等しいことがカウンタ１５の出
力端子で生起したこと＼、分離、されたパルスとの間で
一致が検出された時、メモ、す１６に書き込まれた数に
等しいハーフラインの計数された数のカウンタ１５の出
力端子での生起により発生しく比較回路１９で検出され
た）パルスを同期の目的で選ぶ０ビット比較回１１’ｔ
’ｔ　１９はカウンタ１５を０にリセットシ、このリセ
ット動作が垂直偏向のためのフィールド同期信号を発生
する。

第２図は回路１９，２０，２２．２３の回路図の一例に
基づいて動作原理を詳細に示したものである０この例は
ＩＬ技術により製造することを意図しており、また明ら
かに異なる技術に一層良く適合した全ての他の等価な論
理の組合せは本発明の枠を逸脱するものではない。

比較回路１９は１０個の排他的ＮＯＲゲート８９□、　
８９．　、・・・８９□０を具える。これらの排他的Ｎ
ＯＲゲートの各々の一方の入力端子はメモリ１６の１０
個の出力端子の一方に接続し１、他方の入力端子はカウ
ンタ１５の同じ重みの出力端子に接続する。各排他的Ｎ
ＯＲゲート３９の出力端子をＡ、　Ｎ　Ｄゲート４０の
入力端子に接続する。ゲート８９　　・・・３９□０は
排他的論理和ゲートと１？ することもできる。而し、てこの場合はゲート４・０を
ＮＯＲゲートにしなければならない。

スイッチング回路２０はインバータ４・２を具えるが、
このインバータ４２の出力端子は状態検出器２２の一部
を形成するシフトレジスタ２９のクロック入力端子と、
ＡＮＤゲー）４１の一方の入力端子と、縦続接続された
インバータ４３□。

４１３２、４３．　、４８．及び４３．の入力端子とに
接続する０縦続接続されたインバータ４８□・・・４８
、は奇数個設け、その出力端子をＡＮＤゲート４１の他
方の入力端子に接続し、ＡＮＤゲート４１の出力端子を
ＡＮＤＮＯゲートの一方の入力端子に接続し、ＡＮＤＮ
Ｏゲートの出力端子をＯＲゲート３４の一方の入力端子
に接続する。この０１１ゲート３４の他方の入力端子は
ＡＮＤゲート８３の出力端子に接続する。ＡＮＤゲート
３５の一方の入力端子はＯＲゲート３４の出力端子に接
続するｏ　Ａ　Ｎ　Ｄゲート８５の出力端子はＯＲゲー
ト３６の一方の入力端子に接続する。

状態検出器２２は２個のＡＮＤＮＯゲート。

２７を具えるが、これらのＡＮＤゲートの各々の出力端
子をＯＲゲート２８の異なる入力端子に接続し、ＯＲゲ
ート２８の出力端子をシフトレジスタ２≦）のデータ入
力端子に接続する。このシフトレジスタ２９の８個の出
力端子をゲート４６及び４７に接続する。これらのゲー
ト４６及び４７の目的は夫々８個の出力端子は全て１状
態になっているか又は全て０状蔗にある時信号を供給す
るにある。符号４６はＮＡＮＤゲートを表わし、符号４
７はＯＲゲートを表わす０これらのゲートの各々は８個
の入力端子を有する。最后に、交差するｔｌ“ｑ造に配
置された２個のＮＡＮＤゲー）３０及び３１がフリップ
フロップ回路を与え、このフリップフロップ回路の一方
の入力端子をＮＡＩＪＤゲート４６の出力端子に接続し
、他方の入力端子をＯＲゲート４７の出力端子に接続す
る。フリップフロップ３０．８１の２個の出力端子は２
個の相補的な信号ｄｓ及びｄｓを供給する。

最后に、諮き込み回路′２８は３個の入力端子を有する
ＷＡＮＤゲート１個で購成される。

第２図に示した回路の動作を説明するために、２個の場
合を考察する。一方の場合はフィールド同期回路が同期
状態にあり、他方の場合は非同期状態にある。

同期状態 後に詳細に説明する態梯で、状態検出器２２はその出力
導線ｄ３に０を生じ、その出力導線ｄｓに１を生ずる。

出力導線ｄＳはスイッチング回路２０のＡＮＤＮＯゲー
トの一方の入力端子に接続する０ＡＮＤゲート３８の他
方の入力端子は比較回路１９のＡＮＤゲート４０の出力
端子に接続する０カウンター５がメモリ１６に記録され
ている値に等しい計数位置に達した時、比較回路１９の
全ての排他的ＮＯＲゲート３９〜３９□。がそれらの２
　（１’ｉｌの入力端子に２個の等しい信号を受番）取
り、全ての出力が１に変化し、これに対応してＡ　Ｎ　
Ｄ’＋’−）４０の出力もｌに液化する。スイッチング
回路３０のＡＮＤゲート８３は、入力導線「ｄＳ」が１
状態にあるから、このｌをＯＲゲート８４に与え、ＯＲ
ゲート３４がこの１をＡ　Ｎ　Ｄゲート３５に与える。

ＡＮＤゲート３５の他方の入力端子はカウンタの重み５
１２を有する出力端子に接続する。これはフィールド出
力段を保Ｈ！ｊｌ　Ｌ／、決して偏向が５１２ハーフラ
インより短くならないようにするために行なわれる。例
えば、計数位置が６２５に達したと仮定する。この時カ
ウンタ１５の５１２出力端子に１が存在し、従ってＡＮ
Ｄゲート４０によりＡ　Ｎ　Ｄゲート８８及びＯＲゲー
ト３４を介してＡＮＤゲート３５に与えられる信号がこ
のＡＮＤゲートを通過し、更に明らかにＯＲゲート８６
を通過する。ＯＲゲート８６の出力端子はカウンタ１５
のリセット入力端子に接続されており、このカウンタは
ＯＲゲート３６の出力側が１状態にな。ることによりゼ
ロにリセットされる。

このリセット動作は計数６２５（又は５１２と６５６の
間の任意の他の計数）に達した瞬間にほとんど瞬間的に
行なわれる。従って、計数６２５はゼロにリセットする
動作に必要な非常に短い期間しか存在しない。それ故、
ハーフラインの数を計算するに当ってこの期間を考慮に
入れる必要はない。斯くシてハーフラインの数はゼロ計
数の持続時間（これは１本のハーフラインに等しい）を
加えることにより６２５に等しくなる。この時書き込み
回路２８の一つの入力端子は出力導線ｄＳに接続されて
おり、従って０になり、それ故この書き込み回路２３は
閉じる。同じことがスイッチング回路ｚＯのＡＮＤゲー
ト８２についても当てはまる。

第３図は二進表示の計数を検出するだめの従来技術の回
路を示ず。ＮＯＲゲート２４の５個の入力端子は重み２
，４，８，１２８，２５６を有すルヒットに接続する。

ＡＮＤゲート２５の６個の入力端子はＮＯＲゲート２４
の出力端子と、重み１．１６，３２，６４，５１２を有
するビットに接続する０後者のビットが１であり、最初
に述べたビットがＯである時ＮＯＲゲート２４の出力は
１となり、ＡＮＤゲート２５の全ての入力も１となり、
ＡＮＤゲート２５の出力側に１個号が生ずる。こ＼に与
えられている例ではこれは計数６２５（即ち、５１２　
＋　６４　＋　８２　＋１６　＋　１、これはＡＮＤゲ
ート２５に接続されているビットに対応する）に対しで
与えられる０任意の所要の計数を検出するための他の類
似の回路を設計することは当梁者には容易である。第２
図では、例えば、回路要素８７．３８がこのように形成
され、夫々６５６での計数とゼロでの７ｆＮ！￥（両者
は等しい）を検出する〇 ゼロ計数検出器３８はハーフラインの数０が続く３２マ
イクロ秒の間、１個号を状態検出器２２のＡＮＤゲート
２６の一方の入力端子に加える０このＡＮＤゲート２６
の他方の入力端子はｄｓ　＝　１に接続されており、そ
れ故上記１信号はこのＡＮＤゲート２６を通り抜け、更
にＯＲゲート２８も通過し、シフトレジスタ２９の入力
端子に１を与える０フイ一ルド同期分離回路２１の出力
端子に接続されている導線４４で受は取られるフィール
ド信号が生起した時、その瞬間において、インバータ４
２の出力側の信号が１から０に弯化し、これがシフトレ
ジスタのシフトと１の記録をトリガする。同期回路は同
期状態にあるから、これは既に前のフィールドの時生じ
ており、シフトレジスタはｌで満ちている。それ故、何
も変化せず、このサイクルは不明確に再生される。

回路要素４督９は、重み１６〜５１２のビットの一つが
１でない時、信号を出力する。この回路要素４９は、例
えば、６個の入力端子を有するＮ０ｉｔゲートにより影
或される。上記信号は０と１５の間の全ての計数の間、
即ち１６本のハーフラインの期間、換言すれば５１２マ
イクロ秒の持続時間の間出力される。これは信号の整形
を偏向回路１７．１８（第１図）でのフィールド帰線制
御に適合させる構成になっている。

非同期状態 フィールドラインの数の変更又はフィールドラインの数
の要更はないが位相が変化したため位相変移が生じたも
のと仮定する。動作は上記２個の場合とも同じである。

分離されたパルスが導線４４に存在する時にＡ　Ｎ　Ｄ
ゲート４０により与えられる一致パルスが存在しない時
シフトレジスタ２９は０を記録する０ フリップフロップ３０．８１が状態を変えるためには、
出力が０であるそのゲートの入力が０に変化することが
必要である。回路要素４６はＮＡＮ　Ｄゲートである０
従って、シフトレジスタ２９の出力端子に唯一つの０で
もあれば、ＮＡＮＤゲート４６の出力が１に変化する。

しかし、これはＡＮＤゲート３１の状）眼を変えない０
蓋し、このＡＮＤゲート３１の他方の入力端子は０をと
るからである。

ＯＲゲートである回路要素４７について云えば、７個の
入力端子がなお１であり、槌って出力端子には変化が見
られないｏ７リツプフロツブ３０゜３１の出力導線「ａ
ｓ　Ｊは１にと！まり、シフトレジスタ２９のシフト動
作は依然として各６２５ハーフライン毎に制御される０
この結果０が連続的にシフトレジスタ２９に入り、これ
がシフトレジスタ２９が完全に０で満たされる時、云い
換えれば８個の非同門フィールドの終り迄続く。この時
回路要素４７の出力は０に変わり、フリップフロップ３
１）　、　３１は状態を変え、ｃｌｓ＝（１ｃｌｓ＝＝
１となる。これに応答してＡＮＤゲート３３は閉じ、従
ってＡＮＤゲート４．０により供給される信号はも早や
カウンタ１５を０にリセットしなくなる０これと対称的
にＮＡＮＤＡＮＤゲート２３一つの入力端子がｄｓに接
続されており、第３の入力端子４５が１であることを条
件として開き、他の入力端子の一つに接続されている導
線４４上に存在する分離されたパルスを通ず０この第３
の入力端子４５は前述した８４・２ナノ秒のクロック信
号に接続されている。

第４図はＮ　Ａ　Ｎ　Ｄゲート２３が開いた瞬間から後
の事象の時系列を説明するためのものである０導線４４
に存在する分離されたパルスをＡに示し、第３の入力端
子４・５に存在する期間８４２ナノ秒の１１１号をＢに
示ず０個号Ａが０からｌに変化する時（これは左側の矢
印で示されている）、信号Ｂは０となる。従ってＮＡＮ
ＤＡＮＤゲート２３なない。Ｎ　Ａ　Ｎ　Ｄゲート２３
は信号Ｂが０から１に変化する（これは右側の矢印で示
されている）迄開かない。信号Ｂが０から１に変化する
時ＮＡＮＤゲート２３の出力はＪから０に変化し、これ
がその時カウンタ１５の出力端子に存在する計数をメモ
リ１６に７ｔシき込むことをトリガする。この時生ずる
、分離されたパルスの到着と、メモリへの書き込みとの
間のずれは、計数値がメモリ１６に１１暴き込まれる以
前は任意の不一致をシフトレジスタ２９に記録できるよ
うにすることを目的とする。

このａ４含にの後は、１月らかＧこカウンタとメモリの
１１己憶内容の間に一致が存在する。

ずっと不一致が検出されていたためこのメモリへの記録
は最初であるから、これは任意の瞬時に生じ、重要では
ない。

分離されたフィールドパルスはインバータ４２にも加え
られる。このインバータ４・２の出力側の信号を第５図
のＡに示す。この信号はインバータ４３により遅延させ
られ且つ反転させられるが、その結果を同じ第５図のＢ
に示した。夫々の信号Ａ及びＢをＡＮＤゲー）４１の２
個の入力端子の各々に加えると、このＡＮＤゲート４１
の出力側に第５図の信号Ｃが生ずるＯこの信号は他方の
入力、、：ｊＡ子がｄｓ　＝　１に接続されているＡＮ
Ｄゲート３２により運ばれ、この後でこの信号はゲート
３４．３５．３６により運ばれ、（計数が５１２を越え
ていれば）カウンタ１５を０にリセットする０ 組立体４１，４２．４８の機能はパルスＣの生起をパル
スＡの生起に対し遅らせ、その間の時間に前述した一致
の記録とメモリへの書き込動作に当てることを行なうに
ある０（第５図のパルスＡは第４Ａ図のパルスと同じで
あるが反転させられている）０ 新らしいパルスが到達した詩画のパルスでＯにリセット
されているカウンタ１５は正しい計数を示す０この正し
い計数は、前述したように、ＮＡＮＤＡＮＤゲート２３
メモリ１６に記録され、これ以后は回路４１．４２．４
３により生ずる作力゛な遅延の後、カウンタ１５を再度
０にリセットする０ これ以后の分離されたパルスの時は、メモリ【６が正し
い値を蓄わえ、カウンタ１５もこの値を供給し、ＡＮＤ
ゲート４０が一致信号を供給し、この１が人力導線ｄｓ
が１であるＡＮＤゲート２７によりシフトレジスタ２９
に記録する０８個のフィールドの後はこのシフトレジス
タ２９は再度完全に１で満たされ、Ｎ　Ａ　Ｎ　Ｄゲー
ト４６は鴬をＮＡＮＤＡＮＤゲート３１与える。これに
応答してフリップ７０ツブ３０．８１は状■１を変え、
ｄＳ＝１及びｄｓ　−＝　０を供給する。

この時、装置は再度前述した同期状態にある０ゲート３
７は計数６５６の時カウンタをゼロにリセットする信号
を生じ、（例えば、受信されていないため）分離された
パルスが欠けている時偏向回路が過度に高い振幅のため
に劣化するのを防止する。

同期がない期間の開始時に、偶然に未だ計数が５１２に
達していない瞬時において分離されたパルスが到達した
場合ＡＮＤゲート３５がカウンタを０にリセットするの
を抑える。分離された信号の１フィールド当りのハーフ
ラインの数を６２４とし、前記１トｒ時に計数が５１１
であると仮定するが、これは最悪の場合である。カウン
タはいずれの場合でも計数５６５で０にリセットされる
。この時は後の分子；［（されたパルスの到達時に計数
が一層低くなる。蓋し、カウンタは６２４ではなく５６
５で０にリセットされるがらである。これは３２だけ小
さくなっている。１６個のフィールドの後分１１された
パルスは計数５１２と６５６との間を見える窓に到達す
る。装置ｕは前述したように自分自身を同期させる〇 明らかに、同期がとられていない過渡期間における分う
［亡されたパルスによるゼロにリセットする動作はＮＯ
Ｒゲート４９の出力側に偏向回路を制御するパルスを生
起せしめている。従って、装置はこの期間において分離
されたパルスにより直接同期モードで動作する。

フィールド出力段１８は振幅が一般にのこぎり波状電圧
発生回路の一部を形成するコンデンサの充電期間の関数
であるのこぎり波状偏向電流を生ずる。この振幅は、フ
ィールド周波数を一定に保つ限り、ｌフィールド当りの
ライン数がどうであれ同一の値を保つ。混合された「６
０　Ｈｚで５２５ラインー５０　Ｈｚで６２５ライン」
を用いるように設計されている同期回路の場合は、デー
タを用いてメモリ１６に記録されているライン数の値の
関数として前記コンデンサの充電電流の値を求めると有
利である。このような回路はその最もシンプルな形態に
おいて、切り換えスイッチを具え、この切り換えスイッ
チにより電流を２個の値に調整することができ、これら
の２個の値の大ぎい方が短いザイクル、即ち６０　Ｈｚ
に対応するようになっており、この切り換えスイッチが
メモリ１６の６４−出力端子から制御される。これによ
り、二進計数では重み６４のビットを６２５ラインに対
しては１．．５２”５ラインに対しては０にするように
して前記回路を５２５ライン標準と６２５ライン標阜と
にセットできるようになる。例えば、５０　Ｈ２で６２
５ラインを優先的に用いることを意図している一層複ｌ
［［な実施例では、第３図に示されている回路と類似し
、入力端子がメモリ１６の出力端子に接続され、メモリ
１６が値５２５の時だけフィールド出力段１８に信号を
与える回路により全ての場合において５０）ＩＺのフィ
ールドに適合させられている振幅値を保つことができる
。

唯一つの例外は値が５２５ラインの場合であって、この
時は振幅が（ｉｏＨｚに調整される〇こ−に第２図につ
き述べた実施例は本発明の範囲から逸脱せずに考えられ
るいくつかの変杉例の一つを形成する。

こ＼に述べた同期は、例えば、全世界に亘って最も広く
採用されている２個の標準規格、即ち５２５ライン標準
及び６２５ライン標準に自動的に適合することを許す。

カウンタ及びメモリのビット数が増大すると、排他的Ｎ
ＯＲゲート８９の数、ＡＮＤゲート４・０の入力端子の
数及び回路３７．４９のような関連回路に対応する変化
が伴なわれるが、これにより当業者は例えばｌフィール
ド当り１０２８ライン以上を有する画像を表示する高精
度モニタで類似の回路を使用することができる。

また当業者には既知の、同期分１゛：化回路７により供
給される信号からフィールドパルスを取り出す他の方法
を使用することもできる。この場合得られるフィールド
パルスが」二連した例におけるよりもずっと長いことが
ありうるが、この時は例えば回路４　ｔ　、　４　ａに
類似の回路により得られる微分処理により、このずっと
長いパルスの立上り縁が非常に短いパルスを発生させる
ようにし、この短いパルスを前述した例におけるように
使用することができる。このパルスの最大持続時間は前
述した動作サイクルが次の計数のはじまる前に、即ち１
ハーフラインの持続時間中に（カウンタをＯにリセット
することにより）終らねばならないという事実により決
まる０分ｔｉｃされたパルスの開始と８４２ナノ秒信号
との間に正確な位相関係が保証されない場合又はこの信
号が得られない若しくはむしろこの信号を使用しない場
合は、ＮＡＮＤゲート２８の入力導線４５及び回路４１
．４２．４３を省くことができる。この場合は一致制御
、メモリへのｔ’ｔき込み及びカウンタの０へのリセッ
トの所望の順ルでの順次の動作を、夫々シフトレジスタ
２９の入力端子、ＮＡＮＤゲート２３の入力端子及びＡ
ＮＤゲー）　３２の入力端子に遅延が増大する順序で接
続された７リツプフロツプのＭ　続１１４路により得る
ことができる。また、インバータ４８により与えられる
遅延が導線４噸４上に存在するフィールドパルスの幅を
越えることを条件として、これらの全ての場合において
ＡＮＤＮＯゲートを省くことができる。またマイクロコ
ンピュータによりカウンタ１５をプログラムすることも
等Ｌ／　＜　可能である。この場合はマイクロコンピュ
ータがフィールド同期回路の１１１９分１（３，１９，
２０゜２２及び２８に置き代わる。行うべき動作が低速
であるというためにこのような構成が殊に実現するのに
困ツ′イ〔を伴なうということはない。

【図面の簡単な説明】

第１図は本発明方法を実行するための回路を具えるテレ
ビジョン受仰機のブロック図、第２図及び第３図は第１
図の回路の詳細な回路図（第３図の回路自体は既知であ
る。）、第４図及び第５図は本発明方法を実行するだめ
の回路で生ずるいくつかの信号の波形図である０１・・
・アンテナ　　　　　２・・高周波検出部ａ・・・オー
ディオ部　　　４・・・ビデオアンプ５・・・信号取り
出し部　　６・・・陰極線管（ＣＲＴ　）７・・同期分
ｂ（を回路　　　８　・位相検波器９・・・フィルタ　
　　　　ｌＯ・・・リアクタンス回路１１・・・発振器
　　　　　１２・・分周器１ａ・・・パルス整形段　　
１４・・・ライン出力段１５・・・ｌＯビツト二進カワ
ンタ １６・・・メモリ　　　　　１７・・・パルス整形回路
１８・・・フィールド出力段 １９・・・比較回路　　　　２０・・・スイッチング回
路２１・・・フィールド同期分離回路 ２２・・・状態検出器 ２８・・・書き込み回路（ＮＡＮＤゲート）２４・・・
ＮＯＲゲート　　２５・・・ＡＮＤＮＯゲート　、２７
・・・ＡＮＤゲート ２８・・ＯＲゲート　　　２９・・・シフトレジス々８
０．３１−ＮＡＮＤゲー）（３０，８１−７リツプフロ
ツプ） ８２．３８・・・ＡＮＤゲート ３４・・・ＯＲゲート　　　　３５・・・ＡＮＤＮＯゲ
ート・・・ＯＲゲート ３７．３８・・・回路要素（３７・・・ゲート　３８・
・・ゼロ計数検出器） ３９・・・排他的ＮＯＲゲート ４０．４１　・・ＡＮＤゲート ４２．４３・・・インバー々 ４４・・・導線　　　　　　４５・・・第８の入力端子
４６・・・ＮＡＮＤゲート　４フ・・・ＯＲゲート４９
・・・ＮＯＲゲート

Claims (1)

1. 【特許請求の範囲】 Ｌ　ディジタル回路を具え、フィールドパルスが計数に
   より得られ、計数パルスがノ・−フラインの予じめ定め
   られた計数が生起した時から発生させられ、この計数パ
   ルスと、画像表示装置により受信された信号から取り出
   された分離されたフィールドパルスとの間Ｇこ一致が存
   在するか否かをチェックし、その後で、成る数のフィー
   ルドに亘って一致が存在するか不一致が存在子るかに依
   存して、分離されたパルスと計数パルスとの間で、これ
   らの２個のパルスのどちらをフィールド偏向制御に使用
   するかを選択する画像表示装置におけるフィールド偏向
   制御信号の発生方法において、成る数のフィールド中に
   不一致が生起した場合は分ｇｆｆｆされたパルスが生起
   する瞬時において得られるハーフラインの計数値をメモ
   １ハに記録し、その後でカウンタをゼロにリセットし、
   成る回数に亘って順次に、メモリに記録されている計数
   に等しい計数の生起と分離されたパルスとの間に一致が
   検出された時は、メモリに記録されている値に等しいハ
   ーフラインの計数が生起したことにより発生させられた
   パルスを用いてフィールド偏向を制御することを特徴と
   する制作表示袋Ｖ７．におけるフィールド偏向制御信号
   の発生方法。 ａ　−計数パルスを供給するためのハーフラインカウン
   タと、 一分離されたフィールドパルスと、計数パルスとの間で
   一致を検出し、順次に成る数の回数に亘って一致が検出
   された場合の同期状態が存在するか又は逆の場合の非同
   期状態が存在するかに依存してカウンタを制御する状態
   検出器と を具える特許請求の範囲第１項記載の方法を実行するだ
   めのディジタル回路において、このディジタル回路に更
   に、 一カウンタの出力側における計数と、メモリに記録され
   ている計数値との間に一致が存在する時パルスを発生す
   る比較回路と、−分離されたパルスが生起し且つ状態検
   出器が非同期状態を表示する時カウンタの出力側の計数
   値をメモリに記録することをスタートさせる書き込み回
   路と、 一前記比較回路からのパルスを受は取り、計数値をメモ
   リに記録し終った後カウンタをゼロにリセットするスイ
   ッチング回路とを設けたことを特徴とするディジタル回
   路０象　前記スイッチング回路にカウンタをゼロにリセ
   ットするためのパルスを）１５き込み回路により供給さ
   れるメモリに記録するパルスに対し遅延させるための遅
   延要素（４３□〜４３５）を設け、この遅延要素を分離
   されたパルスのための入力端子と、状態検出器からの制
   御信号を受は取るゲートとの間に配置したことを特徴と
   する特許請求の範囲第２項記載のディジタル回路。 玉　前記ディジタル回路に更にコンデンサの充電電流の
   値を決める装置１７を設け、フィールド出力段により発
   生させられる偏向電流をこのようにして得られたのこぎ
   り波状電りにの振幅の関数とし、上記充電電流の値をメ
   モリに記録されているライン数の値の関数としたこと全
   特徴とする特許請求の範囲第２項記載のディジタル回路
   ０ ５　前記ディジタル回路にカウンタの計数が未だ第１の
   値に達していない時カウンタのゼロにリセットする動作
   を禁する第１のゲートと、カウンタの計数が上記第１の
   値より高い第２の値に達し終った時分離されたパルスが
   ない状態でカウンタをゼロに９セツトする第２のゲート
   とを設けたことを特徴とする特許請求の範囲第２項記載
   のディジタル回路０ ＆　特許請求の範囲第２項ないし第５項のいずれかに記
   載のフィールド偏向制御信号を発生する回路を具える画
   像表示装置ｉ′２゜