JPS59501133A - 多重処理エレメントのための従属自由コ−ドを発生する機構 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 多重処理エレメントのための 従属自由コードを　生する 関連米国特許 本願と直接または間接に関連する米国特許出願は以下のとおりである。

１９８２年６月８日にＡｌｆｒｅｄ　Ｊ　、　ｌｅｅ　５ａｎｔｉＳ等によって 出願された「従属自由コードを用いるための同時処理エレメント」という名称の 出願番号第３８６．３３６号。

１９８２年６月８日にＡｌｆｒｅｄ　Ｊ　、　Ｄｅ　３ａｎｔｉｓによって出願 された「従属自由コードのためのデータアイテムを再ネーミングするシステムお よび方法」という名称の出願番号第３８．６．４２０号。

この発明は、従属自由コードを発生するための機構に関し、より特定的には複数 の同時処理エレメントを用いるためのそのような機構に関する。

笈ｉ交」匹」」 今日でもなほとんどのコンピュータは、本質的に順次的である命令言語によって 駆動されまたはそのような命令言語を実行するｙ　ｏｎ　Ｎ　ｅｕｍａｎタイプ のものである。さらに、そのような順次的な言語は、個々の命、令の間に多くの 従属性を含み、それによって個々の命令は順序を無視して実行。

されることはできない。たとえば以下のようなシーケンスを考察する。

この２つの関数ＦｎおよびＦｎ　＋ｉは、関数Ｆｎの結果が次の関数１”ｎ　＋ ｉに対する入力として用いられるので、論理的な従属性を有している。

さらに、順次言語の欠点は、シーケンスまたはループが繰返されるときにメモリ 取出しおよびコード処理に冗長性が存在するということであり、もしそれが改良 されるならば、プロセッサの処理高は増大されるであろう。

処理システムの処理高を増大させる１つの方法は、複数のプロセッサを多重処理 モードで用いることである。しｈ＼しながら、個々のプロセッサはなお命令を順 次的に実行しなければならず、唯一の同時処理は、個々のブロセツリー力（プロ グラムの別々のセグメントを実行しているときかまたは全く別のプログラムを実 行しているときにのみ存在する。

そのような多重処理システムは、たとえば、Ｍｏｔｔ等の米国特許第３，３１９ ，２２６号およびＡ　ｎｄｅ’ｒｓｏｎ等の米国特許第３．４１．９，８４９号 に開示されている。

処理高を増大させるさらに他の試みは、命令実行の種々の副関数がＡ−バラツブ するパイプライニングを採用するこ（とである。これらのステップを一連の命令 とオーツ＼ラップさせることによって、命令実行は各クロック時間行なわれるこ とができ、それによってプロセッサの処理高を増大させる。

処理高を増大させるためのこれらのすべての方法は、上述したような命令間の論 理的従属性のゆえに、順次的な命令実行のために設計されている。論理的な従属 性のため、種々の命令が互いに従属性なく実行されて一群のまたは多数の処理エ レメントによる処理を容易に適合させる真の同時処理は達成されることができな い。

応用言語は、各ステートメントが本質的に互いに無関係であり、したがってその ような応用ステートメントを縮小するように設計された処理エレメントの回路網 によって同時に実現されることができるという点において、命令言語とは異なっ ている。そのような応用言語プロセッサの例は、Ｂｏｓｔｏｎ等の米国特許出願 第２８１，０６４号およびＨａａｅｎｍａｉｅｒ等の米国特許出願第２８１，０ ６５号において与えられている。これらの両出願は、１９８１年７月７日に出願 され、本願の譲受人に譲渡された。そのような応用言語は、それらが段目によっ てＶ　Ｏｎ　Ｎ　ｅＬＩｍａｎ的意味における順次的でないという点において、 命令言語とは異なっている。しかしながら、今日用いられるほとんどのプログラ ムライブラリは、命令言語で書かれており、またそれらのライブラリを用いるべ きデータ処理システムの更新またはさらに別の世代は、命令言語を実行するよう にされなければならない。

処理高が増大され得る１つの方法は、前の処理の結果に依存しないオブジェクト コードのセグメントを認識し、それらのセグメントを複数の処理エレメントによ って同時に処理され得る非従属シーケンスまたは待ち行列に形成することである 。このことはもちろん、オペランドがメモリに存在するときのそのもとの値を破 壊することなく処理がオペランドに対して実行され得るといった方５法のオペラ ンドの取扱いを必要とする。異なった記号名が、この目的のために任意のデータ アイテムを参照するのに指定され得る。

コードまたは記号のそのような持ち行列の配列は、処理装置による同時処理をさ らに適合させる。

この発明の目的は、従属自由命令コードを発生するための改良された機構を提供 することである。

この発明の他の目的は、多重処理エレメントによる実行のため従属自由命令コー ドを提供することである。この発明のさらに他の目的は、従属自由命令コードを 複数の処理ニレメンｌ−に同時的態様で与えるだめの改良された機構を提供づ− ることである。

この発明のさらに他の目的は、冗長なメモリ取出しがなく、かつそのコードが一 連のそのようなコードの処理のために再処理されなくてもよい特性である命令コ ードを発生するための機構を提供することである。

発明の概要 上述した目的を達成するために、この発明は、オブジェクトコードのストリング を受けそれらを高レベルのタスクに形成し、論理的に非従属であるそのようなタ スクのシーケンスを決定し、それによってそれらが別々に実行されるようにする 、−データプロセッサのためのキャッシュ機構に向けられている。このキャッシ ュ機構は、種々のタスクによって必要とされるすべてのメモリアクセスを行ない 、かつこれらのタスクを、種々のデータアイテムがストアされなかったローカル メモリに対する対応するポインタまたはリファレンスとともにストアする。この キャッシュ機構は、記号翻訳テーブルを利用し、そこではタスクは、ローカルメ モリに対する種々のリファレンスまたはポインタを表わす記号とともに持ち行列 の態様でストアされる。この方法において、種々のデータアイテムは別々のタス クに用いるための別々の記号または記号名を割当てられることができ、したがっ て種々のタスク間の依存性を限定しかつデータ変更を制御する。

この発明の特徴は、一群の処理エレメントに対するキャッシュ機構を与えること であり、そのキャッシュ機構は順次的なオブジェクトコードのストリングをタス クの待ち行列に形成し、各持ち行列は他のものとは論理的に非従属である。

乳貝」す１虱食Ｊ目り この発明の上述の目的およびその他の目的、効果および特徴は、図面を参照して 行なう以下の詳細な説明から一層明らかとなろう。

第１図は、この発明が設計されるためのオブジェクトコードのストリングおよび そのオブジェクトコードから形成される対応する論理的非従２属待ち行列である 。

第２図は、この発明によるシステムの概略ブロック図である。

第３図は、この発明により形成される待ち行列のフォーマットを示す。

第４図は、この発明に利用される記号１］訳テーブルモジユールの概略ブロック 図である。

第５図は、この発明に用いられる処理エレメントの概略ブロック図である。

第６図は、この発明を示すタイミング図である。

■１Ｕ亙ＪＵ１ 上述の目的、効果および特徴を達成するために、この発明は３つの異なった見地 、すなわち多重処理エレメントによる改良されたコード処理、リファレンス処理 および並列的実行を有する。コード処理において、この発明はまず連結によって 命令ストリングを予備処理し、一連の連結された命令の間の関係を調べて、それ らの命令を互いにつないで従属命令の持ち行列を形成する。連結された命令が互 いにつながれるべきかどうかを決定するために用いられる機構は、続く連結され た命令に対する出力を与える１つの連結された命令への従属である。一旦非従属 牲が位置決めされると、待ち行列が形成される。一旦持ち行列が形成されると、 この発明による機構はその全待ち行列を１つのステップで処理することによって 効果的である。連結された命令を通常的に再処理するため数サイクルを必要とす るのが、今では１サイクルでなされ、また待ち行列は一連のシーケンスの実行に 対し再発生される必要がない。

ざらに、コードの処理の間、前に参照されかつ処理エレメントに対しローカルで あるオペランドリファレンスは認識され得る。このことは各リファレンスを受け かつそのアイテムがプロセッサのローカルメモリにあるかどうかをみるために翻 訳テーブルをスキャンすることによって達成される。もしリファレンスがプロセ ッサのローカルメモリに常駐しなければ、この発明はそのリファレンスに記号を 割当て、任意の持ち行列に対応する個々の記号は１つの処理エレメントに対する 後続の転送のためそこに付加される。

一旦対応する持ち行列が形成されると、それらは複数の処理ニレメンｌ−によっ て同時に実行されることができる。

今日の処理システムの設計において、スタック配向プロセッサを用いる傾向が多 く、そこにおいては、ブツシュダウンスタック、または先入れ後出しスタックが 与えられて、特定の高レベルプログラム言語によって用いられる再帰的手順およ びネスティッド処理を適合させる。このようなスタック配向プロセッサが与えら れると、親制御プログラムおよび処理システムの一部を形成する他のルーチンは 、アルゴル６，０のような本質的に再帰的である特定の高レベル言語で書かれる ことができる。この形式の特定のプロセッサモジュールは、Ｂ　ａｒｔｏｎ等の 特許第３．４’６１．．４２３号、３，５４６．６７７号、および３’、５４８ ．３’８４号に開示されている。

スタック機構の機能、先入れ後出し機構は、命令および関連のパラメータを、特 定−の高レベル言語のネストされた構造を反射する方法で操°作することである 。そのようなスタックは主メモリに概念的に常駐し、プロセッサのスタック機構 はスタック内のトップデータアイテムに対するリファ−センスを含むようにされ ている。この方法において、データアイテムの多くの種々の２タツクはメモリ内 に常駐し、プロセッサはそれらをプロセッサ内に存在するスタックレジスタのト ップに対するアドレスに従ってアクセスし、種々のスタックはそのレジスタの内 容の変化によって別々のとぎアクセスされることができる。

もしプロセッサがそのようなスタック機構を与えられなければ、プロセッサは再 帰タイプの言語を、その一般目的のレジスタをそれらがハードウェアスタック機 構であるにもかかわらずアドレスすることによって実行する。

この発明の好ましい実施例−は高レベル再帰的言語で書かれたプログラムを実行 するためのそのようなスタック配向プロセッサに向けられているが、この発明の 内容は再帰的なものとは別の高レベル言語プログラムの形式を実行す、る設計さ れた他の形式のプロセッサにも用いることができる。

一旦プログラムがこの高レベル言語で書かれると、それはプロセッサのコンパイ ラによってオブジェクトコードまたは機械言語コードのストリングにコンパイラ され、その形式は特定のプロセッサの設計に従って設計されならびに制御される 。上述したように、今日設計されるほとんどのプロセッサはなおＶ　ｏｎ　Ｎ　 ｅｕｍａｎタイプのものであり、それは本来的に順次的でありかつ多くの論理的 従属性を含む。

この発明が「デコンパイル」された高レベル言語コードの形式で従属自由コード をいかに与えるがということを一般的に示すために、ここで第１図を参照する。

第１図の左欄は、Ｃ［１，Ｊ］　：＝Ａ　［１，Ｊ］＋８　［１，Ｊ］の計算の ための機械言語コードのストリングを表わす。、この計算は多くのアドレスに対 するものであるので、第１図の左端に示された機械言語コードのストリングはル ープの一連のシーケンスまたはシリーズにおいて実行される。

このコードのストリングは４つのコードのグループまたはサブセラ１−に分割さ れ、その各々のグループは第１図の中央部分のブロック図によって示されるよう に他のもの−と大部分論理的に１従属である。一般的にこの発明の機構は、次の 処理が前の処理またはストアされた処理と非従属であるとき、論理的に非従属の ストリングの一端部を決定する。

この発明において、機構は、第１図の右欄に示されるように、値呼出しまたはメ モリ取出しを実行しかつオペレータの持ち行列またはデータアイテム（またはデ ータアイテムに対するローカルアドレス）を形成する。これらのオペレータおよ びそのデータアイテムは互いに連結され、以下に説明する方法で処理エレメント に転送され得る。このような連結された命令は、以後タスクとして参照される。

第１図の例において、４つの別々の持ち行列は従属連結命令の論理的に非従属な グループであり、以下に説明するように別々の処理エレメントによって同時に実 行され得る。

第１図の左欄におけるコードのストリングはループのシーケンスにおいて実行さ れるべきであるので、第１図の右欄における新しく発生された待ち行列は再発生 される必要はない。各一連のループにとって必要なことは、新たな値およびアレ イアイテムがメモリから取出されるということである。また、新たなポインタ値 は、ストアされる変数に割当てられなければならない。

発明の詳細な説明 この発明によるプロセッサシステムは第２図に示されており、キャッシュ機Ｗｉ １０はオペレータの個々の持ち行列および複数の小さい処理エレメント１１ａ、 ｂおよびＣに対するデータリファレンス、ならびに待ち行列処理エレメント１３ ａを供給するための機構であり、それらの各々はそれ自身のローカルメモリ１２ ａ、ｂおよびＣならびにローカルメモリ１３ｂにそれぞれ与えられる。キャッシ ュ機構１０は、主メモリ（図示せず）と直接に通信し、個々の処理エレメントは また直接ストレージモジュール１４によって主メモリと通信する。

機構１０は４つのユニットから構成されており、その４つのユニットは待ち行列 タスクモジュール１０ａ、命令リファレンスモジュール１０ｂ、記号翻訳モジュ ール１０Ｃ。

およびジ、ヨブ待ち行列１０ｄを含む。ここで、これらの個々のユニットの機能 を概略的に説明する。オブジェクトコードまたは機械言語コードの個々のストリ ングは待機タスクモジュール１０ａによってメモリから受取られ、待機タスクモ ジュール１０ａは、各命令を直列的に受けてそれらをタスクの持ち行列にアセン ブルするバッファまたはキャッシュメモリであり、タスクの待ち行列の長さは一 連の連結されたキャラクタの間の論理的依存性による。待機タスクモジュール１ ０ａは、命令のつながれたグループが以前の計算の結果を必要とじないどぎを決 定するのに充分なデコード回路を含む。つながれたタスクのそのような待ち行列 がアセンブルされてしまうと、そのオペランドリファレンスは命令リファレンス モジコール１０ｂに転送され、命令リファレンスモジュール１０ｂは個々の命令 および割当記号によって要求される任意のメモ、り取出しを実行する。

待機タスクモジュール１０ａはまた、記号翻訳モジュール１０ｃに待ち行列番号 を割当てる。

命令リファレンスモジュール１０ｂは絶対メモリアドレスが論理的に保持されて いるかどうかを決定する連想メモリであり、もし保持されて・いなければ命令基 準モジュール１０−ｂはそのアト−レスを主メモリに送り、そのアドレスをア゛ クセスを行なう。この連想メモリは次に、記号翻訳モジュール１００に対応する タスクとともにその記号を転送する。記号翻訳モジュール１０ｃはその記号に対 しポインタ（ローカルメモリアドレス）を割当て、そのポインタを主メモリに転 送し、それによって主メモリはローカルメモリ内にデータアイテムをストアする ことができる。オブジェクトコードのストリングの最初の実行の間、一連の命令 に対する持ち行列は記号翻訳モジュール１００において形成さ、れている。これ らの待ち行列が形成される一方、個々のタスクおよびポインタはジョブ待ち行列 １０ｄに転送される。

記号翻訳モジュール１Ｃ１は、待機タスクモジュール１０ａによって参照され得 る種々の待ち行列記憶位置を有するテーブルルツアップメモリである。これらの 記憶位置は、処理ニレメン１−のローカルメモリに保持されたつながれた命令お よびアイテムの記号のリストを含む。各持ち行列が読出されるとき、待ち行列に 対する記号は、以下に詳細に説明するように、記号によって参照されるアイテム の実際の記憶位−に対するポインタを含むルックアップテーブルに対する読出し アドレスとして用いられる。第１図のオブジェクトコードストリングの最初の処 理の終わりに、ジョブ持ち行列１０ｅは個々の作・り出された持ち行列を含み、 その作り出された待ち行列はタスクおよびポインタによって同時実行のため各処 理エレメント１１ａ、１１ｂ、および１１Ｃに直列的に送られ得る。一方、実行 のため必要とされる個々のデータアイテムは主メモリから取出されてローカルメ モリ内ッサ、１２ｂおよび１２０の適当な記憶位置でストアされており、その記 憶位置はジョブ待ち行列１０ｄにおけるポインタによってアクセスされる。

オブジェクトコードの最初のループまたは実行の完了により、すべてのタスク処 理が完了されてしまうまで記号翻訳モジュール１０Ｃからジョブ待ち行列１０ｄ へ以前に作り出された持ち行列を供給することによって、一連のループが実行さ れ得る。

第２図のジョブ待ち行列１０ｄに待ち行列が常駐するときのそのフォーマットは 第３図に示されている。左から右へ読出される各フィールドは、乗算命令、加算 命令、減算命令、および１．ＪおよびＣフィールドに対するポインタが続くイン デックス命令である。これらは第１図における第１の待ち行列（ＱＯ）に対応し 、そこでは８ビツトリテラルは各乗算および加算命令の７部となる。

このようにして形成され）だ待ち行、列は、将来の実行のため命令を保持するの みならず、スタック環境ならびにそのアドレスおよび実行されるべき次の持ち行 列の記憶位置を識別する。ステップごとに、１つの待ち行列を利用可能処理エレ メントに与えること以外、コード処理のため他のいかなる処理ステップも必要と されない。

第２図の記号翻訳モジュール１０Ｃは、第４図に詳細に示されている。第４図に 示されるように、このモジュールはテーブルルックアップ機構であり、待ち行列 記号テーブル１６の列はつながれたタスクに対する記憶位置ならびに第２図の命 令リファレンスモジュール１０ｂによって割当てられる記号名を表わし、また対 応する行は第２図の待機タスクモジュール１０ａによって割当てられる各待ち行 列番号を表わす。上述したように、記号翻訳モジュールにおけるこのようにして 形成された待ち行列は、行なわれるべきｇ１算の各一連のループに対し、第２図 のジョブ待ちｂ　ＪＪｌｏｄに対する転送のため、ポインタテーブル１７にお（ プるポインタをアクセスする準備ができている。

第４図において、種々の記号は間接ローカルメモリリファレンスであり、シＩこ かってそこにストアされＩ、ニアイテムは異なったポインタを与えられ得るとい うことに注意され。

たい。このことは１．２つの利点をもたらす。まず第１（よ、異なったポインタ を再ネーミングまたは割当てしてそれを表わすことによって、任意のデータアイ テムがローカルメモリ内の１つ以上の記憶位置にストアされるとし１うことであ る／。第２の利点は、任意の変数が１つの記憶位置（こストアされてそのポイン タを変化することなくそこ力＼ら出てし１くことができる一方、その変数に対し て行なわれる処理の結果が同一の記号名であるが異なったポインタを有するｇｌ の記憶位置にストアされ得るということである。

第２図の個々の処理エレメントは、第５図に示されている。要約すれば、それら は複数のマイクロ７０グラム化されたマイクロプロセッサから形成されており、 マイクロプロセッサはインテル８０８６のような商業的に利用可能なものであり 、またはそれらはＦ　ａｂｅｒ等の米国特許第３．９８３．５３９号に開示され たカストマイズされたマイクロプログラム化されたプロセッサであってもよい。

個々のプロセッサは異なった関数を実行するようにされるので、それらはその各 関数を実行するのに必要とされるのみの論理回路を含む特別目的のマイクロプロ セッサであってもよい。

各回路１８は、演算論理ユニット、シフトユニット、乗算ユニット、インデキシ ングユニット、ストリングプロセッサ、およびデコードユニットである。さらに 、シーケンシングユニット１９は第２図のジョブ待ち行列１０ｄから命令を受け て、制御ストア２０にストアされたマイクロ命令をアクセスする。制御ストアか らのマイクロ命令は命令バスＩＢを介して各ユニットに供給され、ユニットによ って発生された任意の状態信号は状態バスＣＢを介して転送される。対応するロ ーカルメモリからのデータは、ＡバスＡＢで受けられ、実行された結果はＢバス Ｂｅに供給される。

第１図に戻って、第２図の待機タスクモジュール１０ａによって受けられている コードストリングにおける種々の命令およびそのモジュールによって形成される より高レベルの命令またはタスクのより詳細な説明をここで行な′う。

第１図の左欄に示されるように、コード、ストリングの最初の３つの命令はデー タアイテム■の値呼出しまたはメモリ取出し、８ビツト値、および乗算命令であ る。それらは次のタスク、すなわち第１図の右欄の第１のタスクによって示され るリテラル値を１−に乗算するタスク、につながれている。処理は、加算タスク および減算タスクに対し続けられる。名前呼出し命令は、データアイテムアドレ スをスタックのトップにおく命令であ・す、インデックス命令はメモリ内にある ディスクリブタにおけるポインタを挿入する結果となる。このようにして、第１ の持ち行列Ｑ。が形成される。

Ｑｌの配列は、名前呼出し命令の後命令Ｎ　Ｘ　Ｌ　Ｖが実行されてインデック ス処理およびデータの取出しを生じるということ以外、同様である。このように して、第２の待ち行列Ｑ、が形成される。第３の待ち行列Ｑ２の配列におり為で 、加算命令が存在し、この加算命令によって、スタックのトップにおける値を破 壊するメモリの破壊記憶（ＳＴＯＤ）の前にＡおよびＢに対（）このように計算 された値が加算される。

第１図の中央のブロック図かられかるように、Ｑ２の最後の２つのタスクまたは つながれた命令の実行は、その値がローカルメモリにストアされる計算Ｑ。Ｆ３ よびＱｌの結果を必要とする。その記憶位置およびそれらの各ローカルメモリは 、リファレンスが実際にそこにストアされているかどうかを示すだめのインデッ クスフラグに与えられる。

この方法において、処理エレメントが同時的な方法で処理されるとぎ、Ｑ２のル ーチンは必要な値が計算されかつローカルメモリにストアされてしまう前に第２ のまたは最終の加算タスクに達することが可能である。対応する処理エレメント はそれらの値がまだ利用可能でないということを検出し、その値が利用可能にな るまでそれらの記憶位置をアクセスし続ける。

第４の待ち行列またはＱ、は、値Ｊを取出しそれに１を加算し、スタックのトッ プにおける値を残したままメモリ内の非破壊ストアを行なう前に、スタックのト ップにそのアドレスを挿入する。最後の４つの命令は、メモリから値Ｋを取出し 、すれを値Ｊ　（ＬＳＥＱ）と比較し、もし値Ｋが値Ｊよりも大きければ次の命 令、すなわち偽への分校により、プログラムカウンタが再ロードされ、そのルー チンが繰返される。一方、コードストリングにおける最後の命令は、ルーチンの 終了を生じる無条件分枝である。

第６図は個々の待ち行列に対する待ち行列実行時間のタイミング図であり、特定 のタスクに対する各クロック時間は２つの番号によって・表わされている。第１ の番号は実行されている特定のループまたはシーケンスを表わし、第２の番号は 命令を実行している特定の処理エレメントを表わす。持ち行列の配列の結果とな るコードストリングの最初の伝送ならびにタスクの実行はほぼ１７クロツク時間 を必要とし、一方一連のループは実行のため５クロック時間のみを必要とする。

というのは、タスクはＱＴＭおよびＩＲＭにおいて完全に再処理される必要がな いので、個々の従属自由持ち行列が同時的に実行されるからである。

一般的に、待機タスクモジュールはタスク、これらのタスクの待機、持ち行列実 行、タグ予測および分校訂正に対する命令の同時的なステップを実行する。命令 基準モジュールは、再ネーミング、記号マネージメントおよび取替の機能を実行 づる。記号翻訳モジュールは、並列アクセス、ポインタ割当およびタスク割当を 与える。小さな処理エレメントは、独特な処理エレメントが頻繁でないタスク実 行およびストリングの関数部分に対し用いられている間、頻繁なタスク実行のた め設けられる。第２図の直接リファレンスモジュール１５は、ノンスタックリフ ァレンスの評価のため設（プられる。

最後に コンパイルされたオブジェクトコードを受けてそのコードのシーケンスをより高 レベルのタスクに形成し、かつそれがオブジェクトコードストリングの前の実行 の結果を必要としないという意味において他の持ち行列と論理的に無関係である ようなタスクの持ち行列を形成する、データプロセッザのための機構が説明され てきた。この方法において、そのような待ち行列のシーケンスは、同時実行のた め、非従属処理エレメントに供給され得る。

記号翻訳テーブルが設（プられて、それによってデータアイテムが参照され、そ の記号はローカルメモリに対する任意のポインタを割当てられ、そのポインタは 変化されて、それによってデータアイテムは１つ以上のメモリ記憶位置に常駐す ることができ、またデータアイテムはそのアイテムに対する処理の結果が弛の記 憶位置にストアされ得る一方でメモリ内に残ることができる。

この発明の一実施例が説明されたが、請求の範囲に記載された発明の精神から逸 脱することなく変更および修正が可能ヱあるということは当業者にとって明らか であろう。

剋　ＡＴ −ｆで、２ 国際調査報告 特ｌｋ昭５９−５０１１３３（８）

Claims (1)

【特許請求の範囲】
1. １．　オペレータおよびメモリアドレスを含む順次的コードを実行するようにさ れたデータ処理システムであって、前記順次的コードを受ける第１の手段と、オ ペレータが前の処理の結果を必要とせずしたがって論理的非従属性を示すときを 決定する第２の手段と、論理的に非従属のストリングおよび後続の論理的に従属 性のオペレータを論理的に非従属の持ち行列に形成する第３の手段とを備えるシ ステム。 ２、　前記データ処理システムは主メモリおよびプロセッサを含み、 前記メモリアドレスを受けかつ前記主メモリからデータを取出す主メモリアドレ ス手段をさらに含む、請求の範囲第１項記載の一システム。 ３、　前記プロセッサはローカルストレージを含み、前記主メモリに接続されて 、ローカルメモリアドレスを前記主メモリに転送し、それによって前記主メモリ が取出されたデータを前記ローカルメモリに転送することができるようにするロ ーカルストレージアドレス手段をさらに含む、請求の範囲第２項記載のシステム 。 ４、　前記第３の手段は、前記ローカルメモリアドレスを、特定の論理的非従属 の持ち行列を形成するオペレータの対応するストリングに与えるようにされてい る、請求の範囲第３項記載のシステム。 ５、　オペレータの前記各論理的非従属の待ち行列および対応するローカルメモ リアドレスを受けるジョブ持ち行列手段をさらに含む、請求の範囲第４項記載の システム。 ６、　オペレータおよびメモリアドレスを含む順次的コードを実行するようにさ れたデータ処理システムにおける処理方法であって、 前記順次的コードを受け、 オペレータが前の処理の結果を必要とせずしたがって論理的非従属性を示すとき を決定し、 論理的に非従属のストリングおよび後続の論理的に従属性のオペレータを論理的 に非従属の待ち行列に形成する方法。 ７、　前記データ処理システムは主メモリおよびプロセッサを含み、 前記メモリアドレスを受けかつ前記主メモリからデータを取出すことをさらに含 む、請求の範囲第６項記載の方法。 ８、　前記プロセッサはローカルストレージを含み、ローカルメモリアドレスを 前記主メモリに転送し、それによって前記主メモリが前記取出されたデータを前 記ローカルメモリに転送することができるようにすることをさらに含む、請求の 範囲第７項記載の方法。 ９、　前記ローカルメモリアドレスを、論理的非従属の持ち行列を形成するオペ レータの対応するストリングに与えることをさらに含む、請求の範囲第８項記載 の方法。 １０、　前記データ処理システムはジョブ待ち行列を含み、オペレータの前記各 論理的非従属の待ち行列および対応するローカルメモリアドレスを前記ジョブ待 ち行列に転送することをさらに含む、請求の範囲第９項記載の方法。