JPS594798B2 - 記憶の故障の検出をし記憶モジユ−ルの再編成をするデ−タ処理装置 - Google Patents

Description

【発明の詳細な説明】 本発明は記憶装置に関連し、とくに記憶装置の保全を容
易にする方法に関連する。

一部の計算機システムでは、保全（ｍａｉｎｔｅ−ｎａ
ｎｃｅ）の目的で、記憶モジュールの追加及び除去によ
りモジユラー計算機システムの物理的構成ユニットの編
成を変える構成を従来から使つている。

これらのシステムでは、手操作スイッチを使い、システ
ムを隔離ざれたサブシステムに分割するか、又は記憶モ
ジュールにおけるアドレス割当ての修正手段を設け、シ
ステム全体の不可能化を伴わずにモジュールの保全操作
をしている。このような従来システムは、計算機の通常
操作に支障を与えることなく試験用のシステム再編成を
行う手段をもつが、しかしシステム再編成のためにはシ
ステムとして操作員の手操作スイツチの使用が必要であ
る。したがつて、この種の従来システムでは、操作員の
選択錯誤による操作誤りのおそれがある。さらに、これ
らの従来システムでは、故障モジユールを自動的に分離
する手段がなく、故障モジユールをその後の試験のため
に自動的にすべてオフ・ライン（０ｆｆ−１１ｎｅ）に
切換えたり又はシステムの他の部分の操作に障害を与え
ずに交換する手段がない。また、他の従来システムでは
、冗長又は２重モジユールを使つて特定物理モジユール
の再編成をはかつている。

故障発生時の通常操作としては、操作員が２重モジユー
ルの交換をする。これらのシステムは、その主要部品を
２重設備にするのでコスト高となる。さらに、この場合
にもモジユールの交換は操作員が始動しなければならな
いので、選択錯誤による操作誤りは避けられない。した
がつて、本発明の目的は、データ処理装置システムにお
いて、その記憶装置の一部にある１以上の故障記憶モジ
ユールを自動的にシステムからパージして、システムの
即時復旧を確保する手段を提供するにある。

本発明の他の目的は、記憶装置内の残余記憶モジユール
を自動的に再編成して新しい連続アドレス空間を形成す
る技術を提供するにある。

本発明はさらに、操作員がシステムの利用可能記憶ソー
スの自動再編成を始動して連続アドレス空間を形成でき
るようにした装置の提供を自的とする。

本発明のさらに他の目的は、故障記憶モジユールをシス
テムから自動分離しかつ予備モジユールに接続して所要
量のアドレス可能記憶空間を確保する装置を提供するに
ある。

本発明の上記諸目的を達成するため、本発明の好ましい
実施例は、複数個の記憶モジユールからなる記憶装置を
使う。

本発明装置においては、各モジユールに対してアドレス
位置決め手段を設け、この手段によつてモジユールへの
アクセスに使われるアドレスを指定し、さらに、そのモ
ジユールが動作時に所定の最低信頼度基準を満足するか
否かの感知手段を設ける。好ましい実施例の感知手段は
、記憶装置からアクセスされる情報における個々の誤り
発生を感知する。したがつて、好ましい実施例で使われ
る信頼度基準は、アクセスされた情報の完全性を基礎に
するものである。複数のモジユールのアドレス位置決め
手段を適当に縦続接続し、１つのモジユールのアドレス
位置決め手段をして、先行するモジユールのアドレス位
置決め手段から受信したアドレス信号を修正させ、かつ
、その修正したアドレス信号を後続モジユールのアドレ
ス位置決め手段に加えさせる。

さらに、各アドレス位置決め手段は、自己が発生する修
正アドレス信号をモジユールへのアクセスに使われるそ
の関連モジユールへも加える。命令信号受信時には、感
知手段が、故障条件をもつと判断された夫々のモジユー
ルをして中央処理ユニツトから加えられるアドレス信号
に対する応答ができないように禁止する。このことは、
故障モジユールをシステムから論理的に分離する効果を
もつ。さらに感知手段は、各故障モジユールのアドレス
位置決め手段において、その入力に加えられかつ後続モ
ジユールの位置決め手段に転送ざれるアドレス信号の修
正を禁止し、そのことにより、残余の記憶モジユールに
加えられるア下レス信号の自動修正を行ない、新しい連
続アドレス空間を形成する。故障モジユールの分離はま
た、最後の記憶モジユールのアドレス位置決め手段をし
て、現在作動中のモジユールの数を表わすアドレス信号
を発生させる。

すなわち、最後のモジユールの位置決め手段がシステム
内の最大モジユール数に対応するものとして発生したア
ドレス信号を、その数値において故障モジユールの数だ
け減少させる。これらの信号は中央処理ユニツトへ伝送
される。中央処理ユニツトは、最後のモジユールの位置
決め手段からのモジユール数アドレス信号を使つて、シ
ステム内のアドレス可能記憶の最大境界を作り出す。中
央処理ユニツトがこうして作られた最大境界以上の語記
憶位置へアクセスしようとすると、中央処理ユニツト内
の装置が適当なチエツク信号（Ｃｈｅｃｋｓｉｇｎａｌ
）を発生する。好ましい実施例の記憶システムは、小さ
な記憶モジユールの組合せからなる。本発明によれば、
記憶の小さな増分はモジユールの大きさに対して選ばれ
るが、これは故障の場合に失われ記憶空間を少くするた
めである。記憶装置の大きさは、とくに多重プログラミ
ング（ＭｕｌｔｉｐｒＯｇｒａｎ］Ｍｉｎｇ）の場合に
システム性能に直接に影警するので、記憶装置故障時に
記憶装置性能の劣化を比較的低くおさえる。小さな記憶
モジユールの使用による他の利点は、ハネイウエル計算
機ジヤーナル誌第５巻第２号、１９７１年のＤ．Ｄ．デ
ボイ及びＤ．Ｗ．ムーア著「ＡＣａｓｅｆＯｒＩｎｅｒ
ｅａｓｉｎｇｔｈｅＭＯｄｕｌａｒｉｔｙＯｆＬａｒｇ
ｅＰｅｒｆ−０ｒｍａｎｃｅＤｉｇｉｔａ１Ｍｅｍ０ｒ
ｉｅｓ］に記載されている。さらに、本発明は再編成に
当つて予備記憶モジユールの自動附加を提供し、モジユ
ール故障の際にも同一アドレス空間を保持するという利
点を使用者に与える。

このため、システムに対し一定数のモジユールを確保す
る手段を設け、この数があらかじめ定めたモジユール数
より少なくなつたときに予備記憶モジユールの位置決め
手段を可能化して動作させる条件づけをこの手段によつ
て行なつＯこの予備モジユールのさらに他の利点は、上
記文献に記載されたような多文字インタリーブド・シス
テム（Ｍｕｌｔｉｃｈａｒａｃｔｅｒｉｎｔｅｒｌｅａ
ｖｅｄｓｙｓｔｅｍ）において、単一モジユールの故障
時のインタニリーピングをその故障前と同範囲まで可能
化する。

小さな記憶装置増分をモジユールの大きさに選んでいる
から、予゛備モジユール機能を含めることのコストはこ
の目的のためにシステムヘモジユールを附加することの
コストを最少化する。以下添付図を参照して本発明を詳
細に説明する。５システム 第１図は本発明装置゛を含むデータ処理システムのプロ
ツク図を示す。

図示のように、このシステムは、可変長のキヤラクタ・
プロセツサ（文字処理器）１０、及び主記憶システム２
０をもち、文字処理器１０は従来設計のものである。た
とえば、Ｍ．Ｍ．ブルーム及びＷ．Ｌ．レチンの発明に
かかり本出願人に譲渡されたアメリカ合衆国特許第３３
３１０５６号に記載された中央処理ユニツトＣＰＵを処
理器１０に使用してもよい。主記憶システム２０は２行
の記憶バンク２２−１及び２２−２を含むように構成さ
れる。記憶バンク２２−１は４つの記憶モジユール２４
−１ないし２４−４の群を含み、記憶バンタ２２−２は
ユニツト２６−１ないし２６−４を含む。各バンクは、
合計６５，５３６個の３６ビツト語からなるアドレス可
能記憶スペースを与える。各ユニツトは４文字幅の記憶
モジユールを含み、それらは、合計６５，５３６個の９
ビツト文字からなるアドレス可能記憶空間を与え、その
増分は１６，３８４文字である。各列において、図示の
記憶インターフエイ？．２８−１ないし２８−４に含ま
れる引出し（Ｄｒａｗｅｒｓ）２９−１ないし２９−８
の異る引出しに含まれるタイミング及び制御回路が、記
憶モジユールＮφないし、Ｎ７を独立に操作する。各イ
ンターフエイスは、図示してない３６ビツトの記憶ロー
カル・レジスタの１セクシヨンを介して処理器１０と交
信する。各インターフエイスは、１つの引出し中の複数
の記憶モジユールの間の意図された１つの中の１文字位
置へのアクセスを可能にする。すなわち、１つの列のた
めの記憶インターフエイスは、所要の入力タイミングア
ドレス、情報及び制御信号を含む引出しを準備し、母線
３０−１ないし３０−４のうちの対応母線に含まれる導
体組を介してモジユールＮＯ−Ｎ７の中の１つにおける
記憶位置のアドレスをし、かつ、読出し動作サイクルで
は同一母線内の他の導体組に対してその内容の読出しを
する。書込動作サイクルでは、読出されたと同じ内容を
記憶位置へ書込む代りに、他の導体組を介して加えられ
た情報を被アドレス記憶位置へ書込む。この構成によれ
ば、文字処理器１０は、１文字当りの実効記憶アクセス
・タイムを低減させると共に４個までの文字に同時アク
セスできる。本発明によれば、各インターフエイス中の
第１引出しのモジユールは、次の引出しのモジユールに
対し、ケーブル３２−１ないし３２−４のうちの１つの
対応ケーブルを介してモジユール番号アドレス情報信号
を与える。モジユール番号信号はまた、各列の最終モジ
ユール（すなわち、モジユールＮ７）から対応ケーブル
３４−１ないし３４−４を介してＣＰＵｌＯへ送られる
。これにより、ＣＰＵｌＯは、アドレス信号が利用可能
な最大記憶アドレス空間を超えた時を検出できるように
なる。第２図は、第１図の記憶引出し２９−１内に含ま
れるエレメントを示すプロツク図であり、本発明装置と
ともに４つのモジユール群の通常動作を制御する諸エレ
メントをも示す。

他の引出し２９−２ないし２９−８は、引出し２９−１
と同様な回路配置をもつので、その詳細説明は省略する
。第２図に示すように、記憶引出しインターフエイス２
９−１は、その主要構成部品として図示配置のセクシヨ
ン２０２−２１６をもつ。

各種タイミング信号、制御信号、アドレス信号、及びデ
ータ信号は、プロツク２１８−１ないし２１８−３内に
含まれる従来のケーブル・ドライバー・レシーバ一回路
を介して引出し２９−１とＣＰＵｌＯとの間で転送され
る。タイミング信号、選択信号、アドレス信号、及びデ
ータ信号は、記憶引−出し２９−１とその引出しの４つ
の記憶モジユールの諸セクシヨンとの間に第２図に示す
ように転送される。各モジユールＮＯないしＮ３は、従
来設計の２つの８，１９２の９ビツト文字スタツクから
なる一致電流コア記憶からなる。

各記憶モジユールはまた、アドレスされた文字記憶位置
に関して９ビツト・データ文字の書込み又は９ビツト・
データ文字の読出しをするために１６，３５８個の９ビ
ツト文字記憶位置の１つをアクセスするに必要なタイミ
ング及び制御回路、アドレス緩衝回路、選択回路、感知
増幅回路、禁止回路、ならびにインターフエイス回路を
もつ。本発明の好ましい実施例においては、第２図の４
つのａ已憶モジユーノレＮＯないしＮ３のそれぞれがプ
ロツク２１０に含まれる対応数の位置決めユニツト２１
０−１ａないし２１０−１ｄの１つに個別に関連する。

通常動作では、各位置決めユニツトは、その関連モジユ
ールを示しかつそのモジユールにアクセスするための論
理アドレスを発生する。以下に詳細に説明するように、
各位置決めユニツトは、その入力端子ｌこ加えられたア
ドレス信号組を修正して論理アドレスを発生し、その修
正したアドレス信号を出力端子組に加える。モジユール
の位置決めユニツトは適当に縦続接続され、１つのモジ
ユールの位置決めユニツトは、先行モジユールの位置決
めユニツトから受取つたアドレス信号を修正し、その修
正したアドレス信号を後続モジユールの位置決めユニツ
トに加える。図示実施例では、モジユール１の位置決め
ユニツトが所定のアドレス組を受取り、これを使つて第
１論理アドレスを発生する。モジユール４の位置決めフ
ユニツトは、以下に説明するように、その出力端子組に
おけるアドレス信号をＣＰＵ又は他の位置決めユニツト
に加える。

さらに、各位置決めユニツトは、その修正アドレス信号
を、そのモジユールへのアクセスにおいて使われる関連
モジユールにも加える。

とくに、修正アドレス信号は、第２図のプロツク２０６
に含まれる複数個のモジユール選択回路のうちの１つの
対応回路に加えられる。以上説明した各回路は、ＣＰＵ
によつて発生された１６ビツトアドレス・コードの４つ
の高位アドレス・ビツトによる指示があつたときに、そ
の対応モジユールをアクセスに対して条件づけする。プ
ロツタ２１４中の回路は、各モジユールからアクセスさ
れた情報について奇偶検査を行なうことにより、各記憶
モジユールが最低信頼度基準を満足するか否かを感知す
る。誤りが預生した場合には、プロツク２１４の回路が
、セクシヨン２１２に含まれる記憶回路の１つを切換え
る。故障モジユールのシステムを「パージ（Ｐｕｒｇｅ
）］することが望ましいときには、命令信号がプロツク
２０８内の論理回路の条件づけをし、プロツク２１２に
よつて故障であると定められた（Ｄｅｓｌｇｎｅｄ）各
モジユールの位置決めユニツトに制御信号を加える。こ
れらの信号は、各位置決めユニツトがその入力端子に加
えられたアドレス信号の修正をすることを禁止する。そ
の同じ制御信号がまたプロツク２０６のモジユール選択
回路に加えられ、これらの回路がＣＰＵから加えられた
アドレス信号に応答することを禁止する。各ユニツト間
で転送される信号の符号は、出力回路に付けられた符号
とその信号が肯定状態に関するか否定状態（補信号即ち
反転信号）に関するかを示す下位２桁の数字によつて決
定されている。

例えばアドレス信号ＭＡＤＯｌφφはアドレスビツト１
信号が２進「零］又は補数にラツチされていることを示
し、ＭＡＤｌ４ｌφはアドレスビツト１４信号が２進「
ｌ」にラツチされていることを示す。従つて各ユニツト
間における信号の対応は下位２桁の数字を除いた部分の
符号（例えばＭＡＤＯｌｌＯならＭＡＤＯｌの部分）に
よつて判断すればよい。

そこで例えば信号ＭＡＤＯｌｌｌは信号ＭＡＤ０１１０
と対応しており、信号ＭｌＡＤｌ５ＯはＭｌＡＤｌｌＯ
と対応しており、夫々何段かの論理回路を通過している
ことを示している。

アドレス選択回路２０２ 第２図の各部を詳細に検討するに、第２ａ図に示すよう
に、アドレス回路部２０２は、複数個の記憶回路２０２
−１ないし２０２−１４をもち、各回路は２０２−１７
と同様のラツチング増幅器回路をもつ。

各ラツチ回路は、ＣＰＵｌＯから受信される下位の１４
個のアドレビツト中の１ビツトを記憶する。第２図に示
すように、回路２０２−１ないし２０２−１４のラツチ
回路出力信号ＭＡＤＯｌｌｌないしＭＡＤｌ４ｌｌは、
４つのモジユールの各々に同時に加えられ、選ばれた記
憶モジユールの文字記憶位置の内容のアクセスに供され
る。記憶回路２０２−１の動作を説明する。

ラツチ増幅器回路２０２−１７は、入力データ信号ＭＡ
ＤＯｌφφ及び２０１−１６からのタイミング信号ＭＴ
ＭＲＴ３φの両者が共に２進１であるときに２進１に切
換わる。タイミング信号ＭＴＭＲＴｌＡが再ひ２進１に
なるまで信号ＭＴＭＲＴφφを保持することにより回路
２０２−１７は２進１に保持される。

２進１にある信号ＭＴＭＲＴｌＡは、ゲ゛一ト・インバ
ータ回路２０２−１５を条件づけして保持信号ＭＴＭＲ
Ｔφφを零へ強制し、かつ、ゲート・インバータ２０２
−１６を条件づけして信号ＭＴＭＲＴ３φを２進１へ強
制する。

逆に、２進０にある信号ＭＡＤＯｌφφは、信号ＭＴＭ
ＲＴｌＡが２進１に強制されたときに、ラツチ回路２０
２−１７が２進１にあればそれを２進０に切換える。タ
イミング発生器及ひ位相回路部２０４ タイミング信号ＭＴＭＲＴｌＡその他の信号を送出する
タイミング発生器及び位相回路部２０４の詳細を第２ｂ
図に示す。

この回路部分は、ＣＰＵｌＯが発生する入力タイミング
信号ＭＡＲＧＯｌＲに応答して、読出し及び書込みサイ
クル操作中に各記憶モジユールに対し基本的タイミング
信号を与える。通常は、信号ＭＴＤＬＡ３φ、ＭＴＤＬ
Ｂｌφ、ＭＴＤＬＢ２Ｂｌ及びＭＴＤＬＢ２Ｃが２進０
である。

信号ＭＡＲＧＯｌＲが２進１へ強制されると、信号ＭＴ
ＤＬＡ２φが２進１から２進０へ強制される。信号ＭＴ
ＤＬＡ２φのこの状態変化は遅延線２０２−２によつて
一定量だけ遅延されたのちゲート・インバータ回路２０
４−３に加えられる。その遅延ののち、インバータ回路
２０４−３は信号ＭＴＤＬＡ３φを２進１へ強制し、こ
れがラツチ回路２０４−４をして信号ＭＴＤＬＢｌφを
２進１に変えさせる。このとき、信号ＭＰＲＯｌ２φ及
びＭＴＤＬＢ４Ｃがいずれも１である。信号ＭＴＤＬＢ
４Ａは常時２進１であるから、ゲート増幅器回路２０４
−７が信号ＭＴＤＬＢ４Ａ及びＭＴＤＬＢｌφによつて
可能化され、セツトーリセツト信号ＭＴＭＲＴｌＡを２
進１に強制し、これを第２ａ及び２ｈ図にそれぞれ示す
アドレス及びデータ・ラツチ回路に加える。信号ＭＴＭ
ＲＴｌＡが２進１に切換わると、それがストローブ・ワ
ンシヨツト回路２０４−２４をトリガし、信号ＭＳＴＥ
Ｎｌｌを０へ強制する。

この信号はすべての記憶モジユールに加えられ、記憶サ
イクルの開始信号となる。信号ＭＴＭＲＴｌＡが２進０
から２進１に切換わると、それが第２ａ図のアドレス回
路を条件づけして、新しいアドレスビツトを受取りその
中に記憶させる。同時に信号ＭＴＭＲＴｌＡは、第２ｈ
図のデータ・ラツチ回路をりセツトして２進０状態へ移
行させる。信号ＭＴＤＬＢｌφの状態変化は、第２の遅
延線２０４−５によつて遅延され、その後、信号ＭＴＤ
ＬＢ２ＢがＯから２進１へ強制される。この信号がゲー
ト２０４−８及び２０４−１２を可能化し、信号ＭＲＣ
ＨＩＡＢ及びＭＲＣＨＩＣＤが２進１に切換えられる。
信号ＭＲＣＨＩＣＤの状態の変化は、ワンシヨツト回路
２０４−１４をトリガし、２９０ナノ秒パルス信号ＭＲ
ＣＨｌｌを発生させる。ワンシヨツト回路２０４−１４
の出力端子はゲート２０４−８及び２０４−１２の入力
端子へそれぞれ接続され、信号ＭＲＣＨｌｌｌを加える
ことにより、信号ＭＲＣＨＩＡＢ及びＭＲＣＨＩＣＤが
２進１をとる期間の長さを規定する。信号ＭＲＣＨＩＡ
Ｂ及びＭＲＣＨＩＣＤは、記憶モジユール１ないし４に
加えられ、記憶サイクルのうち読取部の長さを規定する
。２進１に切換えられた信号ＭＲＣＨＩＡＢは、ワンシ
ヨツト回路２０４−２２をトリガする。

回路２０４−２２からの信号の否定は、ラツチ２０４−
４のセヅゝトを防止し、次の記憶サイクル開始までラツ
チ回路をその状態に保持する。２００ナノ秒が終ると、
信号ＭＴＤＬＢ４Ｃが零へ強制され、ラツチ回路２０４
−４は零へリセツトされる。

ワンシヨツト２１４−１４が作動（Ｆｉｒｅ）すると、
それは第１奇偶検査ワンシヨツト回路２０４一２８をト
リガし、これが３５０ナノ秒後に直列接続された奇偶ワ
ンシヨツト回路２０４−３０を作動させる。

４５０ナノ秒信号ＭＰＣＨＫ３ｌが、記憶サイクル中に
被選択記憶モジユールから読出されたデータについて奇
偶検査をすべき期間を定める。

ワンシヨツト２０４−１４が与える２９０ナノ秒の期間
の後に、直列接続の２つのワンシヨツト回路２０４−１
６及び２０４−１８が順次トリガし、書込命令信号ＭＷ
ＣＨＩｌＯを発生する。この信号はすべての記憶モジユ
ールへ送られ、記憶サイクルの書込み期間を定める。モ
ジユール再編成論理回路部２１０ 第２ｃ及び２ｄ図に示すように、この部分は、記憶モジ
ユール１ないし４の各々に対する位置決めユニツト２１
０−１ａないし２１０−１ｄを含む。

すなわち、各記憶モジユールのユニツトは図示のように
縦続接続されるが、各第１ユニツトだけは、以下に説明
する態様で次のユニツトに割当てられるべきアドレスを
規定する。図示のように各位置決めユニツトの出力端子
ＦＯないしＦ３は、プロツク２１０−６ａないし２１０
−６ｄのインバータ回路群中の対応インバータを介して
第２ｅ図のモジユール選択部へ結合される。各位置決め
ユニツト２１０−１ａないし２１０一１ｄは、図示配置
の比較器回路及ひ加算器回路をもつ。

これらの回路２１０−４ａないし２１０４ｄ及び２１０
−２ａないし２１０−２ｄのおのおのは従来設計のもの
でよい。たとえば、加算器及び比較器回路は、１９７１
年のテキサス・インスツルメント社マニユアル「ＴＴＬ
集積回路カタログ」の９−３１５ないし９−３２０頁に
記載されたＳＮ７４ｌ８ｌ番の算術論理ユニツトによつ
て構成してもよい。第２ｃ及び２ｄ図の配置では、加算
器回路の算術論理ユニツトが２組の入力信号に対して算
術演算を行う。

同じユニツトを使つて比較器回路とし、２組の入力信号
について論理比較演算をし、従来の比較器回路として動
作させる。加算器及び比較器回路の端子に付けた丸印は
、これらの端子に加えられる信号に対しインバータ又は
コンプルメント操作が行われることを示す。これにより
、これらの回路の内部操作が以下に詳細に説明するよう
に入力信号とコンパチブル（ＣＯｍｐａｔｉｂｌｅ）に
なる。第２ｃ及び２ｄ図に示すように、各比較器回路２
１０−４ａないし２１０−４ｄは、プロツク２１０−８
に含まれるジアッパ及びインバータ回路から１組の入カ
デイジタル・アドレス信号を受取る。

ジアッパＪＰφ９ないしＪＰｌ２は任意のモジュールが
とり得る最大許容アドレスを定めるように接続され、換
言すれば、１つの記憶インターフエイス内で動作可能な
記憶モジユールの最大数を定めるようδこ接続される。
すなわち、各比較器回路２１０−４ａないし２１０−４
ｄは、端子ＡＯないしＡ３に加えられた最大許容確立ビ
ツト・パターン信号を、回路の端子ＢＯないしＢ３に加
えられた一定の第２アドレス信号群と比較する。後者の
信号群はジアッパーＪＰφ１ないしＪＰφ８から得られ
プロツク２１０−５に含まれるインバータ回路によつて
インバートされる。第２群のアドレス信号は、その時に
記憶インターフエイス内の特定点で作動可能であるモジ
ユールの数を表わす。各比較器が行なう比較の結果によ
り、それに関連した加算器回路がその入力端子対ＡＯな
いしＡ３及びＢＯないしＢ３に加えられたアドレス・ビ
ツト・パターンの和に対して１を加える修正を施すべき
か否かが定まる。

加算器の第２群入力端子ＢＯないしＢ３は、それぞれ２
進１に相当する正電圧を受取るように接続される。これ
らの端子に加えられた信号はインバートされるから、各
加算器の入力ＢＯないしＢ３は、全零ビツト・パターン
に対応する固定アドレスを、加算器回路が算術演算を加
えるべき第２の量として加える。比較器回路２１０−４
ａないし２１０−４ｄのいずれにも真比較（Ｔｒｕｅｃ
ＯｍｐａｒｉｓＯｎ）がない場合には、インバータ回路
２１０−３ａないし２１０−３ｄ内で発生される信号Ｍ
ｌＢＬＫφφないしＭ４ＢＬＫφφはそれぞれ常時２進
１となる。したがつて、各加算器回路は、その出力端子
ＦＯないしＦ３に、入力端子ＡＯないしＡ３及びＢＯな
いしＢ３に加えられたアドレス・ビツト・パターンの和
である信号を発生する。この和は、各加算器回路の入力
ＢＯないしＢ３がパターン００００にセツトされている
から、入力端子ＡＯないしＡ３に加えられたアドレスビ
ツト・パターンを１だけ増したものになる。比較器回路
が真比較を感知した場合には、その比較回路は、信号Ｍ
ＡＭＸｌφφないしＭＡＭＸ４φφ中の対応するものを
２進１へ強制し、それにより信号ＭｌＢＬＫφφないし
Ｍ４ＢＬＫφφ中の１信号を零へ強制する。

桁上げ入力信号がない場合には、各加算器は、その入力
端子ＡＯないしＡ３に加えられたアドレス・ビツト・パ
ターンに対応する和を、端子ＦＯないしＦ３に与える。
この和は次いで、後続位置決めユニツトへ加えられる。
同時に、位置決めユニツトは信号ＭｌＯＦＬ３φないし
Ｍ４ＯＦＬ３φのうちの対応信号を強制して、第２ｅ図
のモジユール選択回路がプロツク２１０一６ａないし２
１０−６ｄの回路を介して加えられるアドレス選択信号
に応答することを禁止する状態に移行させる。加算器が
その端子ＡＯないしＡ３に加えられた入力信号を修正す
ることを禁止しかつ選択回路を加算器を介して禁止する
ことにより、対応モジユールを効果的にシステムから分
離することができる。

上記と同様なモジユール分離操作が、信号ＭｌＯＦＬｌ
φのいずれか１つが２進１へ強制されたときにも行われ
る。これらの信号は、以下に述べる特定検査基準にした
がつて第２図のモジユール・パージ論理回路部によつて
発生され、第１図の記憶システムに所要の再編成を自動
的に開始させる。モジユール再編成論理回路２１０の通
常動作を例に引いて簡単に説明する。

プロツク２１０−１ａ，２１０−１ｂ，２１０−１ｃ１
及び２１０−１ｄの比較器及ひ加算器回路は負論理にも
とづいて動作し、２進１はＯボルト信号に等しく、２進
０は正電圧信号に等しい。これに対する例外は、比較器
回路出力端子におけるＡ＝Ｂ信号、及び、加算器回路入
力端子におけるＣｎ信号である。したがつて、端子Ａ＝
Ｂ又社ＣＯに加えられる信号を除き、これらの回路に出
入りする２進ビツト・パターン信号はすべて負論理（す
なわち、大地電圧＝論理１、正信号＝論理０）で表わさ
れる。プロツク２１０−８及び２１０−５の回路はイン
バータ回路であつて、比較器及び加算器回路に加えられ
た信号を、正論理（すなわち、２進０＝大地零電圧、２
進１＝正電王）から負論理へ変換し、比較器及び加算器
入力とする。プロツク２１０−６ａ，２１０−６ｂ，２
１０−６ｃ１及び２１０−６ｄの回路もインバータ回路
であつて、システムの他の部分においてコンパチブルな
正論理への変換に使われる。モジユール１がサブシステ
ム内の最初のモジユールであり、したがつてこのモジユ
ールにはその位置決めユニツト２１０−１ａを介してア
ドレス００００が割当てられるものと仮定する。

このアドレスは、入力アドレスを１だけ増したアドレス
に対応するから、加算器回路２１０−２ａに入力アドレ
ス１１１１が与えられるようにジアッパーＪＰφ１ない
しＪＰφ８は接続されない。記憶モジユール２，３，４
にはそれぞれの位置決めユニツト２１０−１ｂ，２１０
−１ｃ，２１０−１ｄを介してアドレス０００１，００
１０，００１１がそれぞれ割当てられる。さらに、この
記憶システムのもつ最大許容アドレス・ビツトコンフイ
ギユレーシヨンは４８Ｋであると仮定する。ここに、Ｋ
は記憶スペースの１，０２４バイトに等しい。ジアッパ
ーＪＰφ９ないしＪＰｌ２は、各比較回路に対して入力
アドレス・ビツト・コンフイギユレーシヨン００１０を
与えるように配置される。すなわち、ジアッパーＪＰφ
９，ＪＰ１０、及びＪＰｌ２は接地される。各記憶モジ
ユールは１６Ｋの記憶容量をもつから、インターフエイ
ス内で動作する記憶モジユールの数は３を超える必要は
ない。ジアッパーＪＰｌ３及びＪＰｌ４は、インターフ
エイスが１６個の記憶モジユールをもち１６個のコード
のすべてを使うことが必要とされる場合を考慮したもの
である。１６個のモジユールがすべて含まれる場合には
、第１モジユールのプロツク２１０−８のジアッパーＪ
Ｐｌ３が接地され、第１６モジユールのプロツク２１０
−８（７１）ジアッパーＪＰｌ４が非接続にされる。

これが、オーバライトされるべき第１記憶モジユールの
比較器２１０−１ａによつて与えられる結果を可能化す
る。必要とされるのは３個のモジユールだけであるから
、ジアッパーＪＰｌ３及びＪＰｌ４は非接続のまま残さ
れる。プロツク２１０−５のインバータ回路のおのおの
に対するジアッパー端子は「浮動」であり、したがつて
、インバータ回路に２進１が加えられ、これが信号Ｍｌ
ＡＤｌφφないしＭ４ＡＤ４φφを２進０へ強制する。

加算器回路２１０−２ａ及び比較器回路２１０−４ａは
、それぞれの端子組に加えられた２進ビツト・パターン
を上記のようにインバートする。比較器回路２１−０−
４ａの端子Ｂ３−ＢＯに加えられた２進ビツト・パター
ン１１１１は、端子Ａ３−ＡＯに加えられた２進ビツト
・パターン００１０と一致しないので、信号」ＭｌＢＬ
Ｋφφ内の桁上げが２進１へ強制される。加算器回路２
１０−２ａは、入力アドレス・ビツト・パターン１１１
１に１の増分を与え、その和φφφφを出力端子ＦＯ−
Ｆ３に与える。このビツト・パターンφφφφは、位置
決めユニツト２１０−１ｂの加算器回路２１０−２ｂの
入力端子ＡＯ〜Ａ３及び比較器回路２１０−４ｂの入力
端子ＢＯ−Ｂ３に加えられる。

また、パターンφφφφ（負論理）がプロツク２１０−
６ａのインバータ回路に加えられ、その結果アドレスビ
ツト・パターンφφφφ（正論理）が第２ｅ図に示すモ
ジユール１の選択回路へ送られる。さらに、信号ＭｌＯ
ＦＬｌφ及びＭＡＭＸｌφφがモジユール１の選択回路
へ送られる。これらの信号の状態が、このモジユールを
選択すべきか否かを定める。そのモジユールが動作して
おりかつ最大許容アドレスが超過されていない通常の条
件のもとでは、信号ＭｌＯＦＬｌφ及びＭＡＭＸｌφφ
が２進０である。ここに説明するモジユール選択回路で
は、各位置決めユニツトから供給されるアドレス・パタ
ーンがＣＰＵから受取られる高位４桁アドレス・パター
ンと比較され、両者の間に真比較がある場合にそのモジ
ユールが選択される。

すなわち、最初の位置決めユニツト２１０−１ａは、ど
のアドレス・パターンを選択回路へ送つてＣＰＵの発生
したパターンと比較すべきかを定めることによつてモジ
ユール１に対するアドレス割当てをする。第２位置決め
ユニツト２１０−１ｂの比較器回路２１０−４ｂは真比
較を行い得ないので（すなわち、Ａ３−ＡＯ＝φφ１φ
にしてＢ３−ＢＯ＝φφφφ）、加算器回路２１０−２
ｂは入カビツトパターンφφφφに１の増分を与え、そ
の出力端子Ｆ３−ＦＯに和φφφ１を与える。この和つ
は、記憶モジユール３の第３位置決めユニツト２１０−
１ｃの比較器回路２１０−４ｃ及び加算器回路２１０−
２ｃの両者に加えられる。

位置決めユニツト２１０−１ｂが与えるパターンφφφ
１（負論理）はプロツク２１０−６ｂのインバータ回路
によつてコンプルメントさべ システムの他の部分にお
ける正論理とコンパチプルにされたのちパターンφφφ
１（正論理）は信号Ｍ２ＯＦＬｌφ及びＭＡＭＸ２φφ
と共にモジユール２の選択回路へ送られる。したがつて
、モジユール２の選択回路は、アドレス・パターンφφ
φ１（正論理）に対してのみ応答できる。次いで、パタ
ーンφφφ１（負論理）は、第３位置決めユニツト２１
０−１ｃの加算器回路２１０−２ｃの入力端子ＡＯ−Ａ
３に加えられる。

比較器回路２１０−４ｃは真比較ができず（すなわち、
Ａ３−ＡＯ，二φφφ１０，Ｂ３−ＢＯ一φφφ１）、
加算器回路２１０−２ｃは入力アドレス・パターンに１
の増分を与え、その和φφ１φを出力端子Ｆ３−ＦＯに
供給する。このパターンφφ１φは、その後、第４位置
決めユニツト２１０−１ｄの比較器回路２１０−４ｄ及
び加算器回路２１０−２ｄに加えられる。さらに、この
パターンはプロツク２１０−６ｃのインバータに加えら
れてコンプルメントされ、パターンφφ１φの正論理表
示となり、これが信号Ｍ３ＯＦＬｌφ及びＭＡＭＸ３φ
φと共にモジユール３の選択回路へ送られる。比較器回
路２１０−４ｄが、その入力端子ＡＯ−Ａ３とＢＯ−Ｂ
３に加えられたビツト・パターンの間に真比較（すなわ
ち、Ａ３−ＡＯ＝φφ１φ，Ｂ３−ＢＯ＝φφ１φ）を
検出すると、信号Ｍ４ＢＬＫφφを２進０へ強制する。

これにより、第４位置決めユニツト２１０−１ｄの加算
器回路２１０−２ｄはその人カビツト・パターンを無修
正でその出力端子ＦＯ−Ｆ３へ転送する。この無修正ア
ドレス・パターンは、その後、ＣＰＵ又は他の記憶モジ
ユールの位置決めユニツトに加えられる。さらに、位置
決めユニツト２１０−１ｄが発生し，たパターン００１
０は、プロツク２１０−６ｄのインバータ回路によつて
コンプルメントされ、正論理で表わされたパターンφφ
１φとなり、この信号が信号Ｍ４ＯＦＬｌφ及びＭＡＸ
４φφとともにモジユール４の選択回路へ送られる。

最大アドレス・パターンと位置決めユニツト２１０−１
ｃからのパターンとの間に真比較があつたので、両信号
Ｍ４ＯＦＬｌφ及びＭＡＸ４φφはともに２進１である
。これらの信号がモジユール４の選択回路の条件づけを
して、ＣＰＵがその記憶モジユール内の記憶位置をアド
レスするのを防止する。ここで注意すべきことに、４ビ
ツト・アドレス・パターンをもつてすれば、１６個まで
の記憶モジユールを直列接続できる。図示実施例におい
ては、記憶モジユールは６４Ｋ（４記憶モジユール）を
増分として結合しており、物理的には記憶装置の各増分
が引出し内に配置されている。図示システムでは、各イ
ンターフエイスが２つの引出しをもつ。各インターフエ
イス引出しの第４モジユールのモジユール位置決め装置
は、母線３２−１ないし３２−４のうちの対応する１つ
の母線により直列接続される。加算器回路２１０−２ｄ
により与えられた４ビツト・アドレス・コード・パター
ンは、上記母線を介して、第２引出しの最初の記憶モジ
ユールの位置決めユニツトの加算器回路へ転送される。
第２引出しでは、第１引出しの位置決めユニツト２１０
−１ｄからビツト・パターンを受取るために、ＪＰφ２
，ＪＰφ４，ＪＰφ６、及びＪＰＯ８に対応するジアッ
パーを分離し、ＪＰφ１，ＪＰφ３，ＪＰφ５、及びＪ
Ｐφ７なるジアッパーを接続する。また、ジアッパーＪ
Ｐφ９ないしＪＰφ１２は、記憶モジユールがとり得る
最大許容アドレスに応じて適宜接続される。実施例の構
成においては、位置決めユニツトによつて次の４つのア
ドレスφ１φφ，φ１φ１，φ１１φ、及びφ１１１が
それぞれ第２引出しの後続の４つの記憶モジユールに割
当てられる。

第２引出しの第４記憶モジユールの位置決めユニツトの
加算器回路によつて発生された４ビツト・アドレス・コ
ード・パターンは対応する母線３４−１ないし３４−４
の内の１つを介してＣＰＵへ転送される。記憶モジユー
ル選択回路部２０６ 第２ｅ図に示す回路部分２０６は、各記憶モジユール１
ないし４を選択する回路を含む。

記憶モジユールＩご対するプロツク２０６−１ａ内の選
択回路について詳細を示すが、モジユール２−３に対す
る他の選択回路も同様な回路構成をもち、その間の相違
は処理すべき特定信号が異なることだけである。このこ
とを、プロツク２０６−１ａ及ひ２０６−１ｄが受取る
信号にラベルを付して示した。第２ｅ図から明らかなよ
うに、プロツク２０６−１ａに含まれる比較回路部２０
６−４は、高次４アドレス・ビツト（信号ＭＡＤｌ８ｌ
Ｏ一ＭＡＤｌ５ｌＯ）を、第２ｃ及び２ｄ図のモジユー
ル再編成論理回路部に含まれる記憶モジユールの位置決
めユニツトからの４ビツト・アドレス信号（ＭｌＡＤ４
ｌＯ−ＭｌＡＤｌｌＯ）と比較する。

この比較回路部は、図示のように配置されたインパータ
回路２０６−５，２０６−１０，２０６−１３，２０６
−１６、及びＡＮＤゲート２０６−６ないし２０６−９
，２０６−１１，２０６−１２，２０６−１４，２０６
−１５をもつへ モジユール１の選択回路が真比較を検出すると、ラツチ
回路２０６−１８内に．含まれるＡＮＤゲート２０６−
２０が作動さ−れ、このラツチ回路がセツトされ、信号
ＭｌＳＥＬｌＯが１へ強制される。

保持信号ＭｌＨＬＤｌＯが２進１状態にあるときには、
ラツチ回路２０６−１８のセツト操作がＡＮＤゲート２
０６−２６の可能化によつてさらに条件づけられる。通
常は、両信号ＭｌＯＦＬ３φ及びＭＡＭＸｌφφがとも
に零であり、２組のアドレス信号の間に真比較があると
きにはラツチ回回２０６−１８が２進１にセツトされる
。信号ＭｌＯＦＬ３φ及びＭＡＭＸｌφφのいずれか一
方がモジュール再編成部２１０によつて２進１へ強制さ
れたときには、保持信号ＭｌＨＬＤｌＯが零へ強制され
る。

これにより、たとえ２組のアドレス信号の間に真比較が
ある場合でも、ラツチ２０６−１８の２進１へのセツト
操作が阻止される。したがつて、信号ＭｌＳＥｌＯが２
進１でない限り、ＣＰＵから記憶モジユールへ送られた
下位１４ビツト・アドレス信号によつて指定される記憶
位置はアドレスされない。モジユール・パージ論理部２
０８ 第２ｆ図に示すように、この回路部分２０８は、モジユ
ール１ないし４にそれぞれ対応する複数個のラツチ回路
２０８−１ないし２０８−４をもつ。

検査装置によつて与えられる最低信頼性基準を対応モジ
ユールが満足していないことが検査条件信号（たとえば
、信号ＭＩＣＨＫｌＯが２進１）の存在により信号され
た場合には、ラツチ回路が２進０から２進１に切換えら
れる。命令が開始（すなわち、信号ＭＰＵＲＧＯＴが２
進１）されると、与えられた最低動作標準を維持できな
かつたモジユールはいずれも記憶システムからパージさ
れる。換言すれば、信号ＭｌＣＨＫｌＯないしＭ４ＣＨ
ＫｌＯの状態は、各記憶モジユールの位置決めユニツト
に対して、そのモジユールの状態を通報する。

各モジユールの状態は、以下に説明する第２ｈ図の奇偶
検査回路によつて規定される。信号ＭＰＵＲＧＯＴは、
操作員が第３図の保全パネル論理回路により信号ＭＰＵ
ＲｌφＴを２進１へ強制することにより発生させるか、
又はＣＰＵが第４ａ図の連続モード回路により信号ＭＭ
ＰＧＯｌφを２進１へ強制することにより発生させる。

すでに記したように、信号ＭＰＵＲＧＯＴは特定の検査
条件をもつすべての記憶モジユールをオフライン状態へ
強制する。信号ＭＭＩＮＴＯＴは、検査条件の表示を記
憶した各ラツチを２進０状態へリセツト又は初期化（Ｉ
ｎｉｔｊａｌｌｚｅ）するために使われる信号である。
信号ＭＭＩＮ丁０Ｔは、操作員が制御パネルの初期化押
しボタンを押すこと又はＣＰＵによつて以下に説明する
態様で発生される。さらに、操作員は、その制御パネル
に取付けられたスイツチを操作することにより、任意の
記憶モジユールを手動でオフライン状態に切換えること
ができる。操作員が上記スイツチの１つをオフライン位
置へセツトすると、第２ｆ図の信号ＭＩＦＬφφφない
しＭ４ＦＬφφφのうちの対応する１つの信号が２進１
状態へ強制され、これにより、第２ｆ図のラツチ回路２
０８〜１ないし２０８−４のうちの対応回路が２進１状
態へ切換えられる。システムが初期化されると、オフラ
インにおかれた記憶モジユールの第２ｆ図に示すラツチ
回路はセツト状態に留まる。この構成により、操作員は
任意の記憶モジユールをその修理完了又は交換完了まで
オフラインに保つことができる。奇偶検査論理回路部２
１４ 第２ｇ図は、各記憶モジユール１ないし４の最低信頼性
基準を規定する検査論理回路を示す。

従来設計による奇偶検査論理回路２１４−２は、選′ば
れたモジユールの被アドレス記憶位置から第２ｉ図のデ
ータ・ラツチ増幅器回路部へ読み出された従来の９ビツ
トデータ出力信号について奇偶検査を行なう。

すなわち、回路２１４−２は、信号ＭＭＳＡｌｌＯない
しＭＭＳＡ８ｌＯに対して１つの奇偶検査ビツト信号を
発生し、その結果を信号ＭＭＳＡ９ｌＯと奇検査（０ｄ
ｄｐａｒｉｔｙ）のために比較する。誤りが存在する場
合には、回路２１４−２が信号ＭＭＣＨＫｌφを２進１
へ強制し、信号ＭＰＣＨＫ３ｌが規定する記憶サイクル
中の一定期間中にいずれか１つの記憶モジユールが選択
された（すなわち、信号ＭＭＳＥＬｌＯが２進１である
）ときに、ＭＭＣＨＫｌφがＡＮＤゲート及び増幅器回
路２１４−６を２進１へ強制する。

信号ＭＭＣＨＫ３φの状態で規定される検査結果は、第
２１図のモジユール状態表示部の回路へ送られる。また
、その結果の表示はゲート及び増幅器回路２１４−８を
介してＣＰＵへ送られ、以下に説明する処理のために使
われる。図示例ではアドレスのため一時に選択される記
憶モジユールは１つであるから、回路部２１４の誤り検
査回路は４つの記憶モジユールに対して共通になる。容
易に明らかなように、検査方式は、記憶装置の編成・機
能及び所要の検査水準に応じて変わる。たとえば、シス
テムの記憶モジユールの動作の信頼性を確保するために
は、ハミング・コード（ＨａｍｍｉｎｇｃＯｄｅｓ）な
どの他のコードの使用を含む誤り検査方法の採用が必要
となることもあろう。データ・ラツチ増幅器回路部２１
６ 第２ｇ図の検査装置と同様に、回路部２１６は１つの引
出しの４つの記憶モジユールに対して共通とする。

第２ｈ図に示すように、この回路部分は９つのラツチ２
１６−１ないし２１６−９をτみ、選ばれたモジユール
の記憶位置における９ビツト内容のビツト表示を記憶す
る。ラツチ２１６一１は、他の８つのラツチ回路と同様
に、ラツチ回路の２進０出力端子からの信号（すなわち
、信号ＭＭＳＡｌφφ）と共に、各記憶モジユールの特
定データ出力線に加えられた信号（すなわち、信号Ｍｌ
ＤＢｌφφないしＭ４ＤＢｌφφ）を受取る。これらの
信号対は、ラツチ回路２１６−１のＡＮＤゲート２１６
−１０ないし２１６−１３により論理的に結合される。
選択信号ＭｌＳＥＬφφないしＭ４ＳＥＬφφは、それ
ぞれゲート２１６一１４ないし２１６−１７へ加えられ
る。１つのモジユールが選ばれると、その対応選択信号
が２進０状態へ強制され、他の信号は２進１に留まる。

信号ＭＭＳＡｌφφは１であるから、対応データ出力線
に加えられた信号が０へ強制された（たとえば、信号Ｍ
ｌＤＢｌφφがＯへ）ときには、ＡＮＤゲート及びイン
バータ回路が２進１に切換えられる。通常は、プロツク
２１６−１の信号ＭＤＲＥＳφφは２進１であるから、
信号ＭＭＳＡｌφφが０に切換えられる。この信号ＭＭ
ＳＡｌφφはゲート２１６−１０ないし２１６−１３へ
送り還され、ラツチ回路２１６一１を２進１状態に保持
する。セツトーリセツト信号ＭＴＭＲＴｌＡが２進１に
切換えられたときに、ラツチ回路２１６−１はＯ状態へ
リセツトされる。他のラツチ回路もそれぞれ同様に動作
し、他のデータ出力線の１つについてビツト表示を記憶
する。モジユール状態表示部２１２第２１図に示す回路
部分２１２は、プロツク２１２−２のりセツト論理回路
２１２−３ないし２１２−４、プロツク２１２−１０の
誤り検査記憶ラツチ回路２１２−１１ないし２１２−１
４、及びプロツク２１２−２０の表示及び駆動回路をも
つ。

これらの回路は、１つの引出し内の各モジユールの状態
を表示するように動作する。たとえば、１つの記憶モジ
ユールが選択されると、モジユール選択信号ＭｌＳＥＬ
ｌＯないしＭ４ＳＥＬｌＯのうちの対応信号が２進１状
態へ強制される。奇偶誤りが発生すると、信号ＭＭＣＨ
Ｋ３Ｏが２進１へ強制され、ラツチ回路２１２−１１な
いし２１２−１４のうちの対応回路が論理１へ切換えら
れる。切換えられたラツチ回路に接続された駆動回路は
、信号ＭｌＣＨＫｌＬないしＭ４ＣＨＫｌＬのうちの対
応信号を大地電位へ強制し、表示ランプ２１２−２６な
いし２１２−２９のうちの１つを照明する。

検査クリア信号ＭＣＨＣＬφφが０へ強制されると、セ
ツト・ラツチ回路がＯにりセツトされる。

このことは、奇偶誤りりセツト・スイツチを押すか（す
なわち、信号ＭＣＫＲＳｌＯが１へ強制される）、又は
初期化（Ｉｎｉｔｌａｌｌｚｅ）ボタンを押した（すな
わち、信号ＭＭＩＮＴＯＴが２進１へ強制される）とき
に起る。データ書込論理回路２２０ 第２ｊ図に示すこの回路部分は、複数個のゲート増幅器
及びインバータ回路段２２０−１ないし２２０−９を含
み、これらが記憶モジユール１ないし４の禁止回路に出
力データ信号ＭＷＤＯｌｌφないしＭＷＤＯ９ｌφをそ
れぞれ加える。

ＣＰＵが発生する書込アポート（ＷｒｉｔｅａｂＯｒｔ
）信号ＭＡＢＲＴφφの制御下において、記憶モジユー
ルの被アドレス記憶位置から読み出された信号が選択的
に同一位置に復帰又は書きもどされる。たとえば、読出
し記憶サイクル中の書き込み部（すなわち書き込アポー
ト信号ＭＡＢＲＴ３φが２進１であるとき）においては
、記憶感知回路から読出されたデータ信号（すなわち、
信号ＭＭＳＡｌｌφ）と同じ信号が論理回路によつて被
アドレス位置へ書きもどされて。書込アポート信号ＭＡ
ＢＲＴ３φが２進０のときには、ＣＰＵによつて母線に
加えられた信号が、アドレスされた記憶モジユール記憶
位置に書込まれる。ステージ２２０−１は図示のように
接続されたインバータ回路２２０−１０ないし２２０−
１２、ＡＮＤゲート２２０−１６及び２２０−１７、な
らびに増幅器回路２２０−１８をもつ。

ステージ２２０−１に対する論理回路の動作は次式で表
わされる。ＭＷＤＯｌｌφ ＝ＭＡＢＲＴ３φ・ＭＭＳＡｌｌφ ＋ＭＡＢＲＴ２Ｏ・ＭＤＢＯｌｌＲ 残余のステージに対する回路も同様な動作をするので、
第２ｊ図ではそれらの詳細は省略する。

保全パネル回路第３図は、信号ＭＰＵＲｌＯＴの発生に
関連する論理回路を示し、この信号は各引出しの各記憶
モジユールの状態ラツチの状態のサンプル動作を始動す
る。

図示のように、第３図の回路は遂行スイツチ論理回路プ
ロツク２００、モード・スイツチ復号論理回路プロツク
２００−１０、及びサンプル論理回路プロツク２００−
２０をもつ。保全パネルに配置したモード・スイツチの
１位置を選択すると、３ビツト・コードが発生し、それ
が所要の動作モードを選択する。すなわち、プログラマ
ー又は現場作業員が主記憶゛装置の「パージ」の必要性
を認めたときには、モード・スイツチをパージＭＭ位置
にまわす。これにより信号ＳＲＭＯｌｌｌＳ及びＳＲＭ
Ｏ２ｌＳが２進１へ強制される。同時に、信号ＳＲＭＯ
３ｌＳはＯへ強制される。ＡＮＤゲート及び増幅器回路
２００−１４がこれらの信号を復号し、信号ＳＰＵＲｌ
Ｇを２進１へ切換え、操作員が保全パネルの遂行押しボ
タンを押したときに、プロツク２００−２０のＡＮＤゲ
ート及び増幅器回路２００−２２を２進１に切換える。
その結果、［パージ」信号ＭＰＵＲｌＯＴないしＭＰＵ
Ｒ４ＯＴが発生し、これらの信号がゲート及び増幅器回
路２００一２４ないし２００−２７を介して記憶インタ
ーフエイス１ないし４へ加えられる。さらに詳細に説明
すると、遂行押ボタンを押すと、信号ＳＥＸＥＣ３φが
２進１へ強制される。

さらにタイミング信号Ｔ２ＴＯ３ＯＯが２進１へ切換え
られたときに、クロツク信号ＰＤＡに応答して１対のク
ロツクトフリツプフロツプ２００−１及び２００−２が
１幀次切換えられる。フリツプフロツプ２００−１は入
力信号Ｔ２ＴＯ３φφによつて１状態に保持される。こ
の信号は、ＣＰＵのフリーランニング主タイミング・ユ
ニツトによつて発生される。遂行押ボタンが解放され（
信号ＳＥＸＥＣ３φがＯに切換えられ）かつ信号Ｔ２Ｔ
Ｏ３ｌφが再び２進１に切換えられると、その後のＰＤ
Ａ発生時にフリツプフロツプ２００一２はＯへリセツト
される。ＣＰＵ論理回路 本発明の動作を説明する前に、まず、本発明装置の制御
に使われるＣＰＵの一部を示す第４ａ及び４ｂ図につい
て説明する。

第４ａ図は、ＣＰＵが「コンテイニユ・インタラプト・
モード］で動作しているときに記憶奇偶誤りを処理する
ＣＰＵ内の制御論理回路を示す。

このモードｌこあるＣＰＵは、ハードウエア故障による
ものやソフトウエアによるものなどのＣＰＵ動作中断の
原因となる誤り条件の発生について質関し、中断の要否
について判断する。図示のようにこの論理回路は、信号
ＭＭＰＥＤｌＯ及びＭＮＥＭＳｌＢによつて規定される
誤り条件の発生に応答して２進１に切換わるコンテイニ
ユ命令記憶クロツクト・フリツプフロツプ４００−１を
含む。

信号ＭＭＰＥＤｌＯは、０Ｒ回路を介して記憶インター
フエイスの各々からの検査信号を結合することにより（
たとえば、各記憶インターフエイスの奇偶検査回路（第
２ｇ図）によつて発生される信号ＭＭＣＨＫφＴ）誘導
され、システム内のいずれかの記憶モジユールにおける
奇偶誤りの発生を示す。

信号ＭＮＥＭＳｌＢは、アドレスされた記憶位置が以下
に説明する与えられた記憶装置サイズ内にないことを示
す。ＣＰＵがインタラプト・モードで動作しているとぎ
（すなわち、信号Ｈ″ＰＢＭＡφφがＯ）、又はＣＰＵ
が未だこのモードにおかれていないが（すなわち、ＵＣ
ＩＭＯωが２進１）コンテイニユ一・モード許可表示が
命令を介してセツトされているとき（すなわち、信号Ｕ
ＣＩＭＡｌφが２進１）などの通常以外の処理が行われ
ているときに、信号ＭＮＥＭＳｌＢは、記憶装置内に存
在しない領域がアドレスされた場合に２進１へ切灼えら
れる。フリツプフロツプ４００−１が２進１に切換えら
れると、ＣＰＵが発生するタイミング信号ＣＴ２ｌＯが
２進１に切換わるときに、フリツプフロツプ４００−２
がコンテイニユ一・インタラプト・モード動作フリツプ
フロツプ４００−４を２進１に切換える。

フリツプフロツプ４００−２は、ＣＰＵがインタラプト
・モードにおいて１つの命令を遂行したのちにセツトす
る。これにより、コンテイニユ一・モード処理へ進行す
る前に、状態情報を記憶することができる。フリツプフ
ロツプ４００−２が切換えられると、一定のアドレス・
ビツト・コンフイギユレーシヨンが、ゲート及び増幅器
回路４００−３を介して、ＣＰＵの制御記憶アドレス・
レジスタへ強制される。ついで、このことにより、ＣＰ
Ｕの制御記憶装置内の一定の記憶装置のアドレス操作が
行われ、その内容がシーケンス・プログラム・カウンタ
の内容と交換され、誤り処理に対するサブルーチンの第
１命令の開始が示される。この処理は、誤りの種類の判
定と、その後の動作の決定を含む。

誤りが記憶検査条件の結果による場合には、ＣＰＵが記
憶装置「パージ」の必要の有無について判断する。ＣＰ
Ｕが「パージ」は必要と判断した場合には、信号ＭＰＵ
ＲＧＯＴを２進１へ強制するような命令が遂行される。
第４ａ図に示すように、このことは、信号ＭＭＰＵＲＳ
ｌＯを２進１へ強制することによりインタラプト処理サ
イクル中に遂行される。

その後、ＣＰＵは他の命令（たとえば、通常モード再開
命令）により通常モードに復帰するが、それはインタラ
プト処理サイクル中に（すなわち、信号ＪＥＴ３Ｃ５４
が２進１であるとき）信号ＵＲＮＭＯｌＯをＯへ強制す
る。これはフリツプフロツプ４００−２を０にりセツト
し、同一のインタラプト記憶位置をアドレスさせ、シー
ケンス・カウンタ内容を交換して、ＣＰＵを以前の動作
モードへ復帰させる。上記命令の詳細及びそのＣＰＵ内
における用法については、１９７１年２月２６日付の「
シリーズ２００プログラマーズ・マニユアル・モデル２
００ないし４２００」と題する刊行物（注文番号１３９
）を参照されたい。さらに第４ａ図で注意すべきことに
、ＣＰＵがインタラプト・モードで動作している場合に
（すなわち、信号ＨＰＢＭＡＯＯ及ひＰＳＴＯＰφφが
ともに１）、不存在記憶検査条件が発生したときも（す
なわち、信号ＭＮＭＣＰｌＡが２進１のとき）、コンテ
イニユ一命令記憶フリツプフロツプ４００−１が２進１
に切換えられる。以下に説明する不存在記憶検査装置は
、主記憶装置に提示される各命令の割当記憶アドレスを
、システムが利用できる最大の記憶装置の値と比較する
。この割当てられたアドレスがその値に等しいか又はそ
れを超える場合には、装置は信号ＭＮＭＣＰｌＡを２進
１へ強制することにより、不存在記憶誤りの発生を示す
。不存在記憶検査部 第４ｂ図は、不存在記憶検査誤りの発生を判断する論理
回路及びその表示を記憶する回路を示す。

この回路部分は、複数個の比較器論理回路４００−５２
ないし４００−５５を含み、これらは上記の諸部分と同
一のチツプから製造される。各比較器回路は、４ビツト
・アドレス信号の異なる組を比較し、ＣＰＵからの高位
４ビツト・アドレス信号が前記複数組の信号のいずれか
１つと等しいか又はそれ以上であるか判断する。図にお
いて、比較器回路４００−５２及び４００−５３はそれ
ぞれ最初の２つの記憶インターフエイスからのア下レス
・ビツトの組及び最後の２つの記憶インターフエイスか
らのアドレス・ビツトの組を比較する。

比較器回路４００−５４は、プロツク４００−６０及び
４００−７０内に含まれるゲート回路により転送されて
くる２組のアドレス信号を比較する。これらの回路４０
０一６０及び４００−７０は、それに関連した比較器回
路からのキャリーアウト出力信号及びその補信号（すな
わち、信号ＭＮＥＢＣφφ及びＭＮＥＢＣｌφ）によつ
て条件づけられ、２組のアドレス信号の小さい方を次の
比較器回路へ転送する。

さらに、比較される２組の信号の値が等しい場合には、
各比較器回路に入力キャリーイン信号（Ｉｎｐｕｔｃａ
ｒｒｖｌｎｓｉｇｎａｌ）が差し込まれ（すなわち、Ｃ
Ｎが２進１へ強制され）、１組の信号を次の比較器回路
へ転送する。各比較器回路は、式Ａ−Ｂ−１で表わされ
る減算操作により算術的に比軟操作をし、ここにＡ及び
Ｂは入力端子ＡＯ−Ａ３及びＢＯ−Ｂ３にそれぞれ加え
られる信号に対応する。次いで、比較器回路４００−５
４は、プロツク４００−８０のゲート回路を条件づけて
、γドレス信号の４組の内の最小の組を表わす２組の信
号の小さい方を比較器４００−５５へ転送し、記憶アド
レス・レジスタからの高位アドレス信号（ＭＡＵ２Ｏｌ
Ｏ−ＭＡＵｌ７ｌＯ）と比較させる。

記憶アドレス・レジスタの高位ビツト内容によつて表わ
される数と等しいか又はそれ以下の数の記憶モジユール
の記憶位置へ情報を転送しようとする試みがなされたと
きには、装置はこの転送を禁止し、ＡＮＤゲート４００
−８２を介して信号ＭＮＭＣＰｌＡを２進１へ強制する
ことによりアドレス侵害を信号する。

すなわち、ＣＰＵが検査（Ｃｈｅｃｋ）の発生を許容し
た場合（即ち、信号ＭＮＥＭＳｌＢが２進１であるとき
）には比較器４００−５５によつて信号ＭＮＥＳＣφφ
が２進１へ強制されるときにその信号が、記憶サイクル
の読出し期間（すなわち、信号ＭＷＣＣＹφφが１）中
に信号ＭＮＭＣＰｌＡを２進１へ強制する。処理サイク
ル（すなわち、信号ＣＴ２ｌＯが１）中に、ＣＰＵに対
する不存在記憶検査フリツプフロツプ４００−８４が２
進１に切換えられる。そのフリツプフロツプ４００−８
４は、その後のＰＤＡタイミング信号発生時に２進０に
りセツトされる。システム動作の詳細説明 上記各図及び第５ａないし５ｈ図を参照して、本発明に
よる記憶システムの動作を説明する。

第５ａ図は、第１図の記憶システムの各物理的ユニツト
又は引出しに対する記憶モジユールの割当てを図式的に
示す。記憶インターフエイスの３２個の記憶モジユール
にアドレス操作用の番号をつけ、４文字モジユールへの
同時アクセスを可能にし、４つの連続文字の同時読出し
をする。

すなわち、文字アドレスを図示のように４インターフエ
イスのモジユール間でインターリーフし、単一記憶サイ
クル内において任意の４文字にアクセスできるようにす
る。第１図に示すように、文字アドレスは４つのインタ
ーフエイスの間で循環的にインターリーフされる。とく
に、第１インターフエイスは、ＭをＯないし２１９−２
の語アドレスに対応させた場合に文字アドレスＯ＋４Ｍ
に対応する。同様にして第２、第３及び４インターフエ
イスはそれぞれ１＋４Ｍ，２＋４Ｍ１及び３＋４Ｍの文
字アドレスに対応する。各インターフエイスの記憶モジ
ユールはまた、第５ａ図に示すようにその対応位置決め
ユニツトによつて００００ないし０１１１のアドレスを
割当てられている。

各記憶インターフエイス内の最終モジユールは、ＣＰＵ
に対し、利用可能な記憶モジユールの数即ち量を表わす
信号を与える。通常は、すべてのモジユールが利用可能
であつて、この数は信号表示０１１１に対応する。第５
ｂ図は、通常動作で利用できるアドレス・スペースを図
式的に示す。

すでに述べたように、各モジユールは１６Ｋ文字記憶増
分（１６，３８４文字）をもち、各インターフエイスの
最大記憶スペースは１３１，０７２文字となり、全記憶
スペースは５２４，２８８文字又はバイトとなる。第５
ｂ図において、各行表示文字（ＲＯｗｄｅｓＩｇｎａｔ
Ｏｒ）は４文字語の１６，３８４行を指定する。説明の
便宜上、最初は、第１図の記憶システムに予備記憶モジ
ユールはないものとする。

このことは、各引出じ１，３，５及び７に含まれる第２
ｃ図のカード２１０−８に対応するジアッパー・カード
がその記憶システム内の各モジユール位置決めユニツト
に対し利用可能最大モジユール数ビツト・コンフイギユ
レーシヨン０１１１を指定するように接続されることを
示す。利用可能なモジユールの最小ビツト・コンフイギ
ユレーシヨンを返す（Ｒｅｔｕｒｎ）インターフエィス
が第１図の記憶システムの最大境界を決定することがわ
かる。

第５ｂ図に示すように、最大境界は、各インターフエイ
スの８記憶モジユール（すなわち、第５ｂ図のモジユー
ル２８−３１）の最終記憶位置より大なる文字アドレス
を有する記憶位置に対応する。記憶システムに提示され
た初期語記憶？置アドレス（すなわち、アドレス中の４
連続文字記憶位置内の第１文字記憶位置を指定するアド
レス）が最大境界を超えたときには、ＣＰＵがさきに不
存在記憶検査として述べた例外条件を発生する。すでに
説明したように、この条件は、内部インタラプトを発生
させ、即ちＣＰＵのその時点における動作モードに応じ
てその後の処理を中断又はストツプする。第５ｃ図は、
モジユール故障時の記憶アドレス空間を図式的に示す。

図においては、モジユール１２（第１引出しの第４モジ
ユール）が故障であると仮定する。すなわち、第２ｇ図
の奇偶検査論理回路部２１４が、第２図の第４モジユー
ルの感知増幅器からデータ・ラツチ回路部２１６へ読み
出されたデータに奇偶誤りを検出したと仮定する。特定
モジユールの動作に関する誤り条件は、モジュール状態
表示部２１２によつて検査条件として記憶される。すな
わち、第２１図を参照するに、奇偶誤り検査条件の存在
は、信号ＭＭＣＨＫ３φを２進１へ強制し、これにより
ラツチ回路２１２一１４が２進１状態へ強制される。し
たがつて、回路部２１２−２０の表示ランプ２１２−２
９が照明される。第５ｃ図から明らかなようｌこ、１つ
のモジユールが故障になると、そのモジユール及び故障
モジユールと同一行に含まれる他の３つのモジユールに
含まれる情報はもはや無効とみなされる。

その理由は、その行内のモジユールの１つに記憶された
アクセス中の情報（ＡｃｃｅｓｓｌｎｇｉｎｆＯｒｍａ
ｔ一１０ｎ）が故障モジユール１２を含むので、故障モ
ジユールと同一行内に位置するモジユールの情報内容は
もはや有効でないからである。しかし、故障モジユール
１２を含む行ｃの上方又は下方に位置する情報はなお有
効であり、アクセスに利用できる。第５ｄ図は、システ
ムの記憶モジユールが自動的に再編成されたが情報がり
ロード（ＲｅｌＯａｄ）される前の第１図記憶システム
のアドレス空間を図式的に示す。

すでに説明したように、再編成は、操作員によつても或
いはＣＰＵによつても開始させることができる。たとえ
ば、操作員による記憶再編成は、故障モジユールを含む
引出しに取付けた制御スイツチを使つて故障モジユール
をオフライン状態におくか、又は、保全パネルに取付け
たモード・スイツチをパージＭＭ位置へセツトしたのち
そのパネルの遂行押しボタンを押すことによつて開始さ
せることができる。第２ｆ図から明らかなように、モジ
ユール１２のオフラインへの切換えは、信号Ｍ４ＦＬＯ
φφを２進１に切換える。

これにより、ラツチ回路２０８−４が２進１状態に切換
えられ、信号Ｍ４ＯＦＬｌφが２進１状態に切換えられ
る。第２ｄ図から明らかなように、２進１状態にある信
号Ｍ４ＯＦＬｌφは、ゲート及びインバータ回路２１０
−３ｄをして信号Ｍ４ＢＬＫφφを２進０状態へ強制さ
せる。したがつて、加算器回路２１０−２ｄに対する信
号Ｃｎのキヤリーイン信号の発生が禁止され、この回路
が和をその出力端子ＦＯないしＦ３に発生する。

この和は、加算器回路入力端子ＡＯないしＡ３に加えら
れた無修正ビツト・パターン００１０に対応する。第２
ｃ及び２ｄ図の他の位置決めユニツトはその入力端子Ａ
ＯないしＡ３に加えられたビツト・パターンを修正する
ように動作し、第５ｃ図の記憶モジユール０，４，８，
゛１６，２０，２４，及び２８をそれぞれモジユール・
アドレス００００ないし０１１０に割当てる。以上から
明らかなように、故障モジユールは、その列（すなわち
、Ｒ）内の後続モジユールをそのアドレスに割当てさせ
、全モジユール数を１だ゛け減少させる。故障記憶モジ
ユール１２の位置決めユニツトは、ＣＰＵから転送され
たアドレス・パターンと同一であるアドレス・ビツト・
パターン００１０をそのモジユール選択回路へ転送する
が、これらの回路は信号Ｍ４ＯＦＬ３φによつてこれら
のアドレス信号に応答することを阻止される。

すなわち、信号Ｍ４ＯＦＬ３φが２進１である場合には
、インターフエイス１の第４モジユール（すなわち、第
２ｅ図のモジユール４）のモジユール選択回路は、その
選択回路が割当てられたアドレス信号とＣＰＵから示さ
れたアドレス信号との間に真比較を検出したときにも選
択信号Ｍ４ＳＥＬｌＯの発生を禁じられる。したがつて
、位置決めユニツトは自動的にインターフエイス１のモ
ジユール１２を記憶システムから分離し、その列の後続
モジユールと入れ換え、第５ｄ図の括弧に１６，２０，
２４，２８と示すようにその列において１つづつ大きな
アドレスをもつ残余モジユールの位置がシステム内の他
の部分に関して行の１位置だけシフトされる。残余のイ
ンターフエイスには故障モジユールがないから、これら
のインターフエイスの位置決めユニツトは第５ｄ図の列
Ｓ，Ｔｌ及びＵのモジユールに割当てた番号に示すよう
にそれぞれのモジユールの同一モジユール・アドレス割
当てを維持する。

インターフエイス１によつてＣＰＵへ転送されるモジユ
ールの総数は他のインターフエイスにおけるそれより少
ないのであるから、この記憶システムにおける記憶空間
の最大境界は、第５ｄ図にアドレス不能空間として示す
ように２１６（６５，５３６）文字だけ減少する。最大
記憶境界の上方に位置する４文字語（すなわち、行Ｇの
モジユール）へアクセスしようとすると、列Ｒのモジユ
ールのモジユール選択回路（第２ｅ図）がモジユール選
択信号（たとえば、Ｍ４ＳＥＬｌφ）の発生を禁止する
。

他の列のモジユール選択回路はなお選択信号を発生する
。しかし、第４ｂ図のＣＰＵ論理回路が信号ＭＮＭＣＰ
ｌＡを２進１へ強制することにより不存在記憶検査信号
を出す。

すなわち、第４ｂ図において、インターフエイス１及２
からの番号信号は比較器４００−５２によつて比較され
る。最も小さな値をもつ番号がプロツク４００−６０の
ゲート回路を介して比較器回路４００−５４へ転送され
、ここで、比較器４００−５３が行つたインターフエイ
ス３及び４の間の番号信号比較結果と比較ざれる。プロ
ツク４００−７０の回路が、比較器回路４００−５４に
よつて比較された２つの番号信号のうちの小なるものを
転送してＣＰＵが処理中の記憶アドレスの高位ビツトと
比較する。処理中の初期アドレスが記憶インターフエイ
スから帰された複数のモジユール番号信号の内の最小の
ものよりも大である場合には、比較器回路４００−５５
がキヤリーアウト信号ＭＮＥＳＣφφを２進１へ強制し
、これがＣＰＵに対し不存在記憶検査条件を知らせる。
すでに説明したように、第４ａ図の論理回路がＣＰＵ処
理の割込みを発生させるように動作しＣＰＵをして上記
検査条件の処理に当つているべき措置を決定させる。通
常は、ＣＰＵが故障記憶モジユールへのアクセスの発生
を阻止し、不存在記憶誤り条件をフラツグする。上記再
編成動作は上記態様でＣＰＵにより自動的に開始され得
る。すなわち、いずれか１つの記憶インターフエイスか
ら奇偶誤り表示を受信すると、ＣＰＵは信号ＭＰＵＲＧ
ｌφＴを２進１へ強制する。たとえば、奇偶検査論理回
路部２１４が第４モジユールに奇偶誤りを検出すると、
その回路は信号ＭＭＣＨＫＯＴを２進１状態へ強制し、
記憶奇偶誤り信号ＭＭＰＥＤｌＯを２進１へ強制する。
上記のように、記憶奇偶信号は０Ｒ回路（図示せず−）
を介して各記憶インターフエイスからの検査信号（たと
えば、各記憶インターフエイスからの信号ＭＭＣＨＫＯ
Ｔ）を結合することによつて得られる。ＣＰＵがコンテ
イニユ一・インタラプト・モードで動作している場合に
、検査条件を感知したときは、インタラプト要求信号を
発生し、これによりＣＰＵは復旧管理プログラム・ルー
チンの最初の命令へ進む。

このプログラム・ルーチンの一部として、ＣＰＵは誤り
条件の処理に必要な補正手続の形式を定める。当業者に
は広く知られているように、この種の故障の影響を抑制
するために各種方法が使われる。

たとえば、ＣＰＵをして可能ならば問題の命令を再試行
させ、その再試行の後に信号ＭＭＰＵＲＳｌＯを２進１
へ強制して記憶装置の再編成にかかる。これにより、す
べての故障モジユールを記憶システムから自動的に「パ
ージ」し、残余の記憶モジユールを再編成して新しい連
続アドレス空間を形成する。その結果、第５ｄ図に示す
アドレス空間配置ができる。

第５ｄ図において、モジユール１３ないし２７に記憶さ
れた情報は使用不能（無効）と記されているが、その情
報を１文字ごとにアクセスすれば無効ではない。

しかし、モジユール１２がアドレス空間から自動分離さ
れるので、アドレス空間は減縮されかつモジユール１６
，２０，２４及びフ２８に再分配され、文字アドレスの
割当ても再編成によつて変えられる。

王としてこの事実により、残余のモジユール内の情報が
無効として扱われる。したがつて、復旧管理プログラム
・ルーチンの一部として、記憶モジユールの内容をりロ
ードする必要がある。再編成によつて故障モジユールの
分離及び残余モジユールからなる連続アドレス空間形成
をして故障が修正されたのち、ＣＰＵは、故障前のプロ
グラムをどこから再開すべきか判断することが望ましい
。

時間的制限のため、又はすでに遂行ざれたプログラムに
より記憶装置内の所要データが修正されているなどのた
め、全プログラムセツトを最初からランするのは必ずし
も実用上可能ではない。このような場合には、遂行され
るプログラム中に複数個のロール・バツク点（たとえば
、チエツクポイント）を設け、一定のプログラム及びＣ
ＰＵ状態情報を自動的に保存することが望ましい事実が
見出されている。故障が検出され再編成が開始されたと
きに、ＣＰＵはプログラムを、情報状態が既知でありか
つ有効であると認められる先行チエツクポイントまでロ
ール・バツクする。

もちろん、このようなロールバツク点は、故障位置及び
その後は無視できる。また、手続きとして、記憶空間減
縮のため、一定ジヨブの遂行の除外又はその遂行の繰伸
べなどを要求してもよい。この復旧の実施には各種方法
を利用することができる。

たとえば、ＩＥＥＥ計算機論文集、第Ｃ一２１巻、第６
号、１９７２年６月、Ｋ．Ｍ．チヤンデイ及びＣ．Ｂ．
ラマムールシ一著″「計算機プログラムのロールバツク
及び復旧戦略」を参照されたい。第５ｅ図は、再編成及
び情報りロード後の記憶システムのアドレス空間を図式
的に示す。

第５ｆ図は、再編成及び記憶システム・りロード後の第
２のモジユール故障（すなわち、モジユール２２）発生
に伴うアドレス空間の状態を図式的に示す。第５ｆ図か
ら明らかなように、本発明による再編成は、与えられた
１つのインターフエイス（列）のすべてのモジユールが
故障と判断されない限り、システムのインターリーフの
量を減少させない。このことに対処し、かつ、少なくと
も１つのモジユール故障に対しては記憶空間の大きさを
減縮させないため、各記憶インターフエイスのモジユー
ル再編成回路２１０を適当に構成して１つの予備モジユ
ールを設けることができる。この目的を達するため、各
モジユール再編成回路部内のジアッパー・カードをして
、アドレス空間に対して利用可能なモジユールの数より
も１少ない数を最大モジユール数として指定するように
させる。たとえば、各記憶インターフエイスの第２ｃ図
のジアッパー・カード゛２１０−８を最大数コードが０
１１０になるように接続し、通常のアドレス空間が第５
ｇ図のようになるようにする。したがつて、最大境界は
行Ｆの最終記憶位置に対応する。説明の便宜太再度第２
図の第４モジユール、すなわちモジユール１２が故障し
、ＣＰＵが記憶システムの再編成が必要であると判断し
たと仮定する。

したがつて、ＣＰＵは制御信号ＭＭＰＵＲＳｌＯを２進
１へ強制し、記憶システムからすべての故障モジユール
を分離する。第５ｈ図に示すように、故障モジユール１
２は分離され、列Ｒの後続モジユールがこれと入れ代り
、残余のモジユールが上記態様で適正位置へシフトされ
る。

しかし、予備モジユールが列Ｒに付加されており（位置
決めユニツトによりアドレス０１１０が割当てられてお
り）、最大記憶境界は変化しない。すなわち、再編成前
には、予備記憶モジユールの位置決めユニツトは、その
関連比較器回路によつでその加算器回路に加えられた入
力番号信号を１だけ増す操作を禁止されるので、記憶シ
ステムから有効に分離されている。さらに、それはその
記憶モジユールを選択するモジユール選択信号の発生を
禁止される。この禁止を行なうため、比較器回路は信号
ＭＡＭＸ４φφを２進１へ強制し、キヤリイン（Ｃａｒ
ｒｙ−１ｎ）が加算器回路へ加えられるのを阻止する。
また、その信号はモジユール選択回路がモジユール選択
信号を発生して予備モジユールの記憶位置へアクセスす
るのを禁止する。この点をさらに詳細に説明すると、第
２ｄ図の第４モジユールが予備モジユールに対応すると
仮定する。

再編成前には、比較器２１０−４ｄの入力端子ＡＯ−Ａ
３に加えられたモジユール番号信号は、入力端子ＢＯ−
Ｂ３に加えられた信号と比較される。端子ＢＯないしＢ
３を介してこの比較器に加えられる信号がビツト・パタ
ーンφ１１φに対応するので、比較器回路２１０−４ｄ
は真比較に応答する動作をし、信号ＭＡＭＸ４φφを２
進１へ強制するとともに信号Ｍ４ＢＬＫφφを２進０へ
強制する。したがつて、信号Ｍ４ＢＬＫφφは零キヤリ
インをその加算器回路へ送り、それが入力端子ＡＯ−Ａ
３に加えられた信号を１だけ増すのを阻止する。第２ｅ
図から明らかなように、信号ＭＡＭＸ４φφ及びＭ４Ｂ
ＬＫφφは、Ｍ４ＨＬＤｌφに対応する保持信号を２進
０へ強制し、第４モジユールに対応する記憶ラツチ回路
が２進１状態へ切換えられるのを阻止する（すなわち、
信号Ｍ４ＳＥＬｌφが２進１に切換えられるのを阻止す
る）。しかし再編成後には、同じ予備モジユールの入力
端子ＢＯ−Ｂ３を介して比較器回路２１０−４ｄに加え
られるモジユール番号信号が１だけ減少し、ビツト・パ
ターン０１０１に対応する。

したがつて、比較器回路２１０−４ｄは真比較を感知せ
ず、信号ＭＡＭＸ４φφの２進１への強制及び信号Ｍ４
ＢＬＫφφの２進０への強制をすることができない。し
たがつて、予備モジユールの位置決めユニツト２１０−
１ｄは、その加算器回路２１０一２ｄの入力端子ＡＯ−
Ａ３に加えられたアドレス信号を１だけ増すように動作
し、記憶選択ラツチ回路を介してその記憶モジユールが
選択されるのを許容する。すでに説明したように、ビツ
ト・パターン０１１０に対応する予備モジユールからの
修正信号はＣＰＵへ転送され、ここで第４ｄ図の論理回
路が最大許容アドレス空間境界超過の有無を感知する。

残余のインターフエイスの記憶モジユールのアドレス割
当ては第５ｈ図に示すものと変らない。任意の１列即ち
残余列におけるその後のモジユール故障はその列内の予
備モジユールを含むことになる。以上の説明から明らか
なように、本発明において各記憶インターフエイスに１
つの予備記憶モジユールを含めれ（！、各インターフエ
イスに単一記憶モジユール故障が発生したときにも、同
一記憶空間を維持できる。

もちろん、予備記憶モジユールの数は必要に応じて増し
てもよい。上記構成はたんにシステムの記憶空間の大き
さを保証する一手段を示すに過ぎない。

さらに、記憶システムのインターリーフ性能が一定数の
記憶故障によつてもそこなわれない利点がある。当業者
には明らかなように、本発明の技術的範囲を離れること
なく各種変更を加え得る。たとえば、他の形式の位置決
めユニツトを使つて各記憶モジユールに対する数字ビツ
ト・パターンの割当てをすることができる。記憶システ
ムに対する予備モジユールの付加に他の手段を使うこと
も可能である。記憶誤り検出に各種の利用可能方式があ
ること及び本発明の再編成装置とともに記憶モジユール
回路が使えることも当業者には明らかである。

【図面の簡単な説明】

第１図は本発明装置のプロツク図、第２図は第１図の記
憶インターフエイス回路部分の説明図、第２ａ図は第２
図のアドレス回路部２０２の説明図、第２ｂ図は第２図
のタイミング発生器及び位相回路部２０４の説明図、第
２ｃ及び２ｄ図は第２図のモジユール再編成論理回路部
２１０説明図、第２ｅ図は第２図のモジユール選択回路
２０６の説明図、第２ｆ図は第２図のモジユール・パー
ジ論理回路２０８の説明図、第２ｇ図は第２図の奇偶検
査論理回路２１４の説明図、第２ｈ図は第２図のデータ
・ラツチ増幅器回路部２１６の説明図、第２１図は第２
図のモジユール表示状態部２１２の説−明図、第２』図
は第２図のデータ書込論理部２２０の説明図、第３図は
保全パネル回路の説明図、第４ａ及び４ｂ図はＣＰＵ要
部の説明図、第５ａないし５ｈ図はアドレス空間の説明
図である。 １０：データ処理装置、２０：記憶システム、２２：記
憶バンク、２４：記憶モジュール、ＣＰＵ：中央処理ユ
ニツト、２０２：アドレス回路部、２０４：タイミング
発生器及び位相回路部、２０６：モジユール選択部、２
０８：モジユール・パージ論理販 ２１０：モジユール
再編成論理回路部、２１２：モジユール表示状態部、２
１４：奇偶検査論理回路部、２１６：データ・ラツチ増
幅器回路部。

Claims (1)

【特許請求の範囲】
1. １ 独立にアドレスできる複数個の記憶モジュールと、
   複数個のモジュール位置決め手段を設け、それらの内の
   最初のモジュール位置決め手段は入力アドレス信号の所
   定の組を受信するように接続され、残りの各モジュール
   位置決め手段はそれぞれ先行する位置決め手段から入力
   信号を受信するように接続され、前記各位置決め手段は
   その入力信号を修正して後続の位置決め手段及び関連す
   る記憶モジュールに加えられるべき相異なる論理アドレ
   スに対応する出力アドレス信号を発生するための手段を
   含み、更に、前記各記憶モジュールに接続され、前記記
   憶モジュールに対する最低信頼度基準を感知する誤り検
   出手段であつて、アクセスされたモジュールが前記最低
   基準を満足していないことを感知したときには当該モジ
   ュールが故障していることを表示する誤り検出信号を発
   生する検査手段を含む、誤り検出手段２１４と、前記誤
   り検出手段に接続され、前記検査手段によつて条件付け
   られ、前記複数個の記憶モジュールのいずれかへアクセ
   スする間に感知された誤り検出信号の発生を示す状態信
   号を記憶する記憶手段２１２と、ならびに前記記憶手段
   に結合された論理手段であつて、命令信号に応答して、
   故障状態を有する記憶モジュールに関連した位置決め手
   段へ禁止制御信号を与え、その制御信号によつてその位
   置決め手段を条件づけて入力信号の修正を禁止させ、一
   定の割当てられた論理アドレスの発生に変更を加えてす
   べての故障記憶モジュールを分離させ、残余の記憶モジ
   ュールを再編成して連続アドレス可能なアドレス空間を
   与えるようにした論理手段２０８と、を有することを特
   徴とするデータ処理装置。