JPS5947464B2 - semiconductor equipment - Google Patents
semiconductor equipmentInfo
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- JPS5947464B2 JPS5947464B2 JP49103927A JP10392774A JPS5947464B2 JP S5947464 B2 JPS5947464 B2 JP S5947464B2 JP 49103927 A JP49103927 A JP 49103927A JP 10392774 A JP10392774 A JP 10392774A JP S5947464 B2 JPS5947464 B2 JP S5947464B2
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- field effect
- misfet
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
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Description
【発明の詳細な説明】
本発明は絶縁ゲート電界効果トランジスタ(MISFE
T)を用いた半導体装置特に大規模集積回路(LSI)
に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an insulated gate field effect transistor (MISFE).
Semiconductor devices using T), especially large-scale integrated circuits (LSI)
Regarding.
情報処理分野の半導体装置には信頼性の向上およびコス
トの低減等のために集積度の高いものが要求されている
。Semiconductor devices in the information processing field are required to have a high degree of integration in order to improve reliability and reduce costs.
この要求を満たす有効な方法として、MISFETを基
本素子として構成し、1枚の半導体基板上に各素子を集
積して構成したLSIがある。すなわちMISFETを
基本素子として構成したMISLSIは、素子間の分離
が不要で、その分だけ集積度が向上する構造のものであ
り、しか’ もエンハンスメントタイプのMISFET
による素子の構成をとれば、製作技術的にも容易であれ
製造歩留まDが向上するという長所がある。An effective method for meeting this requirement is an LSI in which a MISFET is used as a basic element and each element is integrated on a single semiconductor substrate. In other words, MISLSI, which is configured with MISFET as the basic element, does not require isolation between elements and has a structure that improves the degree of integration by that amount.
The device configuration according to the above has the advantage that the manufacturing yield D can be improved even though it is easy in terms of manufacturing technology.
しかし従来のMISLSIに不可欠であつた多層配線技
術において、MISLSIの各素子の電・ 極間を電気
的に相互接続する場合、アルミニウム配線を用いておれ
、このアルミニウム配線と上記の各素子の電極とを接続
する場合は、精密なマスク合わせと微細なホトレジ技術
によつてそのコンタクトホールを形成しても、マスク寸
法精度によフ 力コンタクトホールの占有面積が大きく
なれ、したがつてMISLSIの集積度は、低下する欠
点があつた。たとえば、MISLSIの構成ブロックの
一つとして使用されている従来の絶縁ゲート型9−ド・
5 オンリー ・メモリー(MISROM)は、第1図
に示すような路列で概略構成されている。However, in the multilayer wiring technology that is essential for conventional MISLSI, when electrically interconnecting the electrodes of each MISLSI element, aluminum wiring is used, and the aluminum wiring and the electrodes of each of the above elements are connected to each other. When connecting a contact hole, even if the contact hole is formed using precise mask alignment and fine photoresist technology, the area occupied by the contact hole will be large due to the mask dimensional accuracy, which will reduce the integration density of MISLSI. had the disadvantage of decreasing. For example, the conventional insulated gate 9-mode
5 Only memory (MISROM) is roughly constructed from a path array as shown in FIG.
このMISROMを1枚の半導体基板上に形成したもの
のパターンを第2図と第3図に示す。なお第1図におい
て、Q,〜Q,はエンハンスメントタイプのMlsFE
’R,A,〜A3はアドレス配線、B,〜B3は出力信
号用配線である。また第3図は、第2図を一点鎖線で示
した切断面をXX′方向から描いた断面図であり、第2
図および第3図において、1はN型シ9コン基板、2と
3はソースないしはドレイン領域であるP゛型領域、4
は絶縁膜、5はシ9コンゲート用多結晶シ9コン層、6
はアルミニウム配線、Tはアルミニウム配線とドレイン
用P”型領域とを電気接続しているコンタクトホールで
ある。第1図輸第3図から明らかのように、エンハンス
メントタイプの複数のMISFETを用い、それらを並
列接続して構成したMISROMは、各MISFETの
ドレイン用P″t″型領域をアースラインに接続するた
めに、多層配線としてのアルミニウム配線を用いなけれ
ばならず、しかもこのアルミニウム配線とドレイン用P
゛型領域とを電気接続するために各MISFETのドレ
イン用P゛型領域上にコンタクトホールを形成する必要
がある。The pattern of this MISROM formed on one semiconductor substrate is shown in FIGS. 2 and 3. In Fig. 1, Q, ~Q, is an enhancement type MlsFE.
'R, A, ~A3 are address wirings, and B, ~B3 are output signal wirings. Further, FIG. 3 is a cross-sectional view of the cut plane shown by the dashed line in FIG.
In the figure and FIG. 3, 1 is an N-type silicon substrate, 2 and 3 are P'-type regions which are source or drain regions, and 4
5 is an insulating film, 5 is a polycrystalline silicon layer for silicon gate, 6 is
is an aluminum wiring, and T is a contact hole that electrically connects the aluminum wiring and the P” type region for drain.As is clear from Figure 1 and Figure 3, multiple enhancement type MISFETs are used and In order to connect the drain P″t″ type region of each MISFET to the ground line, a MISROM configured by connecting the MISFETs in parallel must use aluminum wiring as a multilayer wiring. P
It is necessary to form a contact hole on the P' type region for the drain of each MISFET in order to electrically connect it to the P' type region.
しかも、第3図に示すようなメモ9配列体によh構成さ
れたMISROMは、おびただしい数のMISFETお
よび相互結線を含み、しかもMISROMの周辺回路が
付け加わると、素子の数および相互結線は更に増加する
。したがつて、上述したアルミニウム配線を用いた多層
配線とドレイン用P゛型領域とを接続するためのコンタ
クトホールの数は極めて多く必要とし、このため従来の
MISROMを含むMISLSIの集積度が低下する欠
点があつた。それゆえ本発明の目的は、複数のMISF
ETを半導体基板上に極めて高密度に置くことができる
半導体装置を提供することにある。Moreover, a MISROM configured with a memo9 array as shown in FIG. To increase. Therefore, an extremely large number of contact holes are required to connect the above-mentioned multilayer wiring using aluminum wiring and the P-type region for drain, which reduces the degree of integration of MISLSI including conventional MISROM. There were flaws. Therefore, it is an object of the present invention to
An object of the present invention is to provide a semiconductor device in which ETs can be placed on a semiconductor substrate at extremely high density.
このような本発明の目的を達成するため、本発明の基本
的構成によれば、半導体基体に行列状に形成された複数
の絶縁ゲート電界効果素子から成る絶縁ゲート型リード
・オンリー ・メモリにおいて、上記複数の絶縁ゲート
電界効果素子は、各列において、直列接続され、かつ、
各行に位置する −上記絶縁ゲート電界効果素子のゲー
ト電極は、互いに共通接続されるように、各列を横切つ
て延在する配線層により形成されて成力、上記行列状に
配列された複数の絶縁ゲート電界効果素子のそれぞれは
、9−ド・オン9−・メモ9−の記憶情報に従つてデイ
プリシヨンタイプまたはエンハンスメントタイプのいず
れかに規定され、このデイプ9シヨンタイプとエンハン
スメントタイプとの違いにより異なる二つの記憶情報を
示すようになしたことを特徴とする。In order to achieve such an object of the present invention, according to the basic structure of the present invention, in an insulated gate read-only memory comprising a plurality of insulated gate field effect elements formed in a matrix on a semiconductor substrate, The plurality of insulated gate field effect elements are connected in series in each column, and
Gate electrodes of the insulated gate field effect devices located in each row are formed by wiring layers extending across each column so as to be commonly connected to each other. Each of the insulated gate field effect elements is defined as either a depletion type or an enhancement type according to the stored information in the 9-de-on 9- memo 9-, and the depletion type and the enhancement type are defined. It is characterized in that it shows two different pieces of memory information depending on the difference in information.
以下実施例を用いて具体的に説明する。This will be explained in detail below using examples.
第4図は本発明の一実施例である半導体装置であるMI
SLSI中にMISROMを組み込んだものの複雑な電
気回路の一部を示す略図であり、第5図はその電気回路
を1枚のシ9コン基板上に形成した場合の正面図であh
、第6図は第5図を一点鎖線で示した切断面をXX′方
向から描いた概略断面図である。第4図〜第6図におい
て、A1〜A3はアドレス配線、B,〜B3は出力信号
用配線、QE,〜QE5はエンハンスメントタイプのM
ISFETNQDI−一Qlはデイプ9シヨンタイプの
MISFETである。また第5図〜第6図において、1
はN型シリコン基板、2はソースないしはドレイン用P
″F型領域、3はデイプ9シヨンタイプのMISFET
のチヤンネル用P゛型領域、4は絶縁膜、5はシ9コン
ゲート用多結晶シ9コン層である6さて第4図に示すよ
うに行列状に複数のMISFETを配列し、QE,〜Q
E5をエンハンスメントタイプのMISFETとし、Q
D,〜QD4をデイプ9シヨンタイプのMISFETに
することにより)一枚の半導体基板上に極めて集積度の
高いMISROMを構成することができる。FIG. 4 shows an MI which is a semiconductor device which is an embodiment of the present invention.
This is a schematic diagram showing part of a complicated electric circuit in which a MISROM is incorporated into an SLSI, and Fig. 5 is a front view of the electric circuit formed on a single silicon board.
, FIG. 6 is a schematic cross-sectional view of FIG. 5 indicated by a dashed line, taken from the XX' direction. In Figures 4 to 6, A1 to A3 are address wirings, B, to B3 are output signal wirings, and QE to QE5 are enhancement type M
ISFET NQDI-Ql is a 9-deep type MISFET. In addition, in Figures 5 and 6, 1
is an N-type silicon substrate, 2 is P for source or drain
``F type region, 3 is depth 9 type MISFET
4 is an insulating film, and 5 is a polycrystalline silicon layer for a silicon gate.6 Now, as shown in FIG. 4, a plurality of MISFETs are arranged in a matrix, and QE, to Q
Let E5 be an enhancement type MISFET, and Q
By using 9-deep type MISFETs for D and QD4), an extremely highly integrated MISROM can be constructed on a single semiconductor substrate.
すなわち、本実施例におけるMISROMは、MISR
OMのビツトの動作をするエンハンスメントタイプのP
チヤンネルMISFET(ゲート電圧が0Vではチヤン
ネルが形成されないで、ソースとドレイン間がカツトオ
フ状態にあり、次にゲート電極にあるしきい値電圧を加
えて初めてチヤンネルが形成され、ソースとドレイン間
が導通状態となるいわゆる通常オフ型の素子)と、ゲー
ト電極下のN型シ9コン基板表面を熱拡散ないしはイオ
ン注入法によりPf型化したデイプリシヨンタイプのP
チヤンネルMISFET(ゲート電圧が0Vでもチヤン
ネルが形成されており、ソースとドレイン間が導通状態
になつているいわゆる通常オン型の素子)とから構成さ
れているために、デイプリシヨンタイプのPチヤンネル
MISFETは常にオン状態にあり1一方エンハンスメ
ントタイプのPチヤンネルMlSFETはオン状態とオ
フ状態の2つの状態をもつ。That is, the MISROM in this embodiment is MISR
Enhancement type P that operates like an OM bit.
Channel MISFET (When the gate voltage is 0V, a channel is not formed and the source and drain are in a cut-off state, and then a channel is formed only when a certain threshold voltage is applied to the gate electrode, and the source and drain are in a conductive state.) (a so-called normally off-type element) and a depletion type P element in which the surface of the N-type silicon substrate under the gate electrode is made into a Pf type by thermal diffusion or ion implantation.
Since it is composed of a channel MISFET (a so-called normally-on type element in which a channel is formed even when the gate voltage is 0 V and the source and drain are in a conductive state), it is a depletion type P-channel MISFET. is always in the on state.1 On the other hand, the enhancement type P channel MlSFET has two states, an on state and an off state.
したがつて、ゞ1″,′o′2の区別ができ、アドレス
されたとき、エンハンスメントタイプのMISFETの
接続されているところで出力信号電流が得られMISR
OMの動作ができる。すなわち、本実施例のROMの動
作は、下記の通Dとなる。Therefore, it is possible to distinguish between ゞ1″ and ′o′2, and when addressed, an output signal current is obtained where the enhancement type MISFET is connected, and the MISR
Able to perform OM operations. That is, the operation of the ROM of this embodiment is as follows.
MISROMが情報(例えば″1”)を記憶しているか
否かは、行列状に配列されたMISFETがエンハンス
メントタイプになつているか否によつて区別される。Whether or not the MISROM stores information (for example, "1") is distinguished depending on whether the MISFETs arranged in a matrix are of the enhancement type.
例えば、行列状の交差部に゛1″″を書込みたい場合、
その交差部のMISFETはエン・・ンスメントタイプ
に規定され、逆に、行列状の交差部に゛0″″を書込み
たい場合、その交差部のMISFETはデイプリシヨン
タイプに規定される。第4図にて、出力信号用配線B,
について見るならば、QDl(デイプリシヨンタイプ)
、QEl(エンハンスメントタイプ)卦よびQE,(エ
ンハンスメントタイプ)は、それぞれ、゛゛0″゛,゛
1″′卦よび゛F′を記憶していることとなる。同様に
出力信号用配線B,について見るならば、QO2,QO
,卦よびQF:3は、それぞれ゛0−゛0″゛および゛
F″をそれぞれ記憶していることとなる。このようなM
ISROMにおいて、読み出し動作は、次のように行な
われる。所定のMISFETについて、゛0″゛ であ
るか゛1″″であるかを読み出す場合、そのMISFE
Tが接続されるアドレス配線のみに、0Mすなわち、エ
ンハンスメントタイプのMISFETがオフするような
レベルを供給し、他の残bの2つのアドレス配線には、
エンハンスメントタイプのMISFETがオンするよう
なレベル(この電圧レベルを−V(.(V)とする)を
供給する。For example, if you want to write "1"" at the intersection of a matrix,
The MISFET at the intersection is defined as an enforcement type, and conversely, if it is desired to write "0''" in a matrix intersection, the MISFET at that intersection is defined as a depletion type. In Figure 4, output signal wiring B,
If you look at QDl (depression type)
, QEl (enhancement type) and QE, (enhancement type) respectively store the ゛゛0''゛, ゛1''' and ゛F'. Similarly, if we look at output signal wiring B, QO2, QO
, hexagram and QF:3 respectively store "0-"0"" and "F". M like this
In ISROM, a read operation is performed as follows. When reading out whether a given MISFET is ``0'''' or ``1'''', the MISFET
0M, that is, a level that turns off the enhancement type MISFET, is supplied only to the address wiring to which T is connected, and to the remaining two address wirings,
A level that turns on the enhancement type MISFET (this voltage level is defined as -V (.(V)) is supplied.
例えば、出力信号用配線B1に直列接続されたデイプリ
シヨンタイプのPチヤンネルMISFETQO,の記憶
状態を検出する場合、アドレス配線A,が選択され、選
択されたアドレス配線A1に印加された0Vの信号(H
ighレベル)にかかわらず、MISFETQDlはい
つもオンである。For example, when detecting the storage state of a depletion type P-channel MISFET QO, which is connected in series to the output signal wiring B1, the address wiring A is selected, and a 0V signal is applied to the selected address wiring A1. (H
MISFET QDl is always on regardless of the high level).
なぜならば、そのMISFETQOlは上述したように
デイプリシヨンタイプであるからである。一方、選択さ
れていないMISFETQO,,QO2は、選択されて
いないアドレス配線A2,A,によつて印加された一の
信号(LOwレベル)によつて、オンされる。This is because the MISFET QOl is of the depletion type as described above. On the other hand, the unselected MISFETs QO, QO2 are turned on by one signal (LOW level) applied by the unselected address wires A2, A,.
したがつて、すべてのMISFETQOl,QE,,Q
E2はオンとなつているため、それらのMISFETか
ら成る直列回路は電流パスが生じる。このように直列回
路に電流パスが生じた場合MISFETQOlば0″″
を記憶しているものと判定できる。一方、エンハンス
メントタイプのMISFETQElの記憶状態を検出す
る場合アドレン配線A2が選択され、選択されたアドレ
ス配線A2には0Vの信号(Highレベル)が印加さ
れ、これによつてMISFETQElはオフにされる。Therefore, all MISFETQOl,QE,,Q
Since E2 is on, a current path occurs in the series circuit made up of these MISFETs. If a current path occurs in the series circuit like this, MISFET QOl is 0''''
It can be determined that the person remembers the On the other hand, when detecting the storage state of the enhancement type MISFET QEl, the address wiring A2 is selected, and a 0V signal (high level) is applied to the selected address wiring A2, thereby turning off the MISFET QEl.
なぜならば、そのMISFETQElは上述したように
エンハンスメントタイプであるからである。この時、A
1卦よびA3には−V。(LOwレベル)が印加されて
いるので、MISFETQOl卦よびQE2はともにオ
ンとなる。従つて、MISFETQOl,QEl,QE
2から成る直列回路は、選択されたMISFETQOl
がオフしているために電流パスが生じない。それ故に、
直列回路に電流パスが生じないので、この場合、MIS
FETQElは、上述とは逆に、゛1”を記憶している
ものと判定できる。以上のようにして、あるMISFE
Tのゲートに選択信号を印加し、その時電流パスがある
かないかによつて出力信号レベルが決定され、それによ
つて選択されたMISFETが゛0れを記憶しているか
、゛「″を記憶しているか読み出すことができる。This is because the MISFET QEl is of the enhancement type as described above. At this time, A
-V for 1 trigram and A3. (LOW level), both MISFET QOl and QE2 are turned on. Therefore, MISFETQOl,QEl,QE
A series circuit consisting of two selected MISFETQOl
is off, so no current path occurs. Therefore,
Since no current path occurs in the series circuit, in this case, the MIS
Contrary to the above, it can be determined that FETQEl stores "1".In the above manner, a certain MISFE
A selection signal is applied to the gate of T, and the output signal level is determined depending on whether or not there is a current path at that time, and the selected MISFET accordingly stores ``0'' or ``''. It is possible to read out whether the
さらに、本実施例のMISROMは、デイプリシヨンタ
イプのMISFETとエンハンスメントタイプのMIS
FETを行列状に配列しているために、多層配線として
のアルミニウム配線を用いる必要がなく、しかもソース
ないしはドレイン領域であるp+型領域2とシリコンゲ
ート電極である多結晶シリコン5とが交差している個所
に卦いても多層配線とする必要がない。Furthermore, the MISROM of this embodiment includes a depletion type MISFET and an enhancement type MISFET.
Since the FETs are arranged in rows and columns, there is no need to use aluminum wiring as a multilayer wiring, and moreover, the p+ type region 2, which is the source or drain region, and the polycrystalline silicon 5, which is the silicon gate electrode, intersect with each other. There is no need for multi-layer wiring even where there is.
さらに本実施例のMISROMは、各MISFETのド
レイン用P+型領域が隣接するソース用p+型領域とp
+型領域により接続しているために、従来のようにドレ
インをアースラインに接続したb1コンタクトホールを
設けて多層配線としてのアルミニウム配線に接続するこ
とが省略できる。それゆえ、本実施例のMISROMは
、極めて高い集積度のMISLSIとなb1しかも製造
方法が簡単でかつ容易なために製造歩留まbが向上する
とともに信頼性の高いMISLSIとなる。Furthermore, in the MISROM of this embodiment, the p+ type region for the drain of each MISFET is connected to the p+ type region for the source adjacent to the p+ type region for the source.
Since the connection is made through the +-type region, it is possible to omit the conventional method of providing a b1 contact hole in which the drain is connected to the ground line and connecting it to the aluminum wiring as a multilayer wiring. Therefore, the MISROM of this embodiment is an extremely highly integrated MISLSI b1, and since the manufacturing method is simple and easy, the manufacturing yield b is improved and the MISLSI is highly reliable.
上述の実施例より明らかなように、本発明は、シリコン
ゲート用多結晶シリコン層とソースないしはドレイン用
P+型領域とが交差するような回路構成のMISLSI
を、多層配線を用いずに容易に構成することができるた
めに、極めて高い集積度のMISLSIを得ることがで
きる。本発明は上述した実施例に限定されることなく、
種々の態様の半導体装置に適用できる。As is clear from the embodiments described above, the present invention provides a MISLSI with a circuit configuration in which a polycrystalline silicon layer for a silicon gate and a P+ type region for a source or drain intersect.
can be easily constructed without using multilayer wiring, and therefore a MISLSI with an extremely high degree of integration can be obtained. The present invention is not limited to the above-mentioned embodiments, but
It can be applied to various types of semiconductor devices.
また本発明は、エンハンスメントタイプのMISFET
とデイプリシヨンタイプのMISFETを1枚の半導体
基板上に行列状に適宜配列するために、極めて高い集積
度で、しかも簡単で容易な製作技術により形成できる半
導体装置である。The present invention also provides an enhancement type MISFET.
Since depletion type MISFETs are appropriately arranged in matrix on one semiconductor substrate, the semiconductor device has an extremely high degree of integration and can be formed using a simple and easy manufacturing technique.
第1図は、MISLSIの構成プロツクの一つとして使
用されている従来のMISROMの概略配列図、第2図
〜第3図は、従来のMISROMを1枚の半導体基板上
に形成したもののパターンを示す図、第4図〜第6図は
本発明の一実施例を示す概略図。
1・・・・・・N型シリコン基板、2,3・・・・・・
P+型領域、4・・・・・・絶縁膜、5・・・・・・多
結晶シリコン層、6・・・・・・アルミニウム配線、7
・・・・・・コンタクトホール、A,,A,,A3・・
・・・・アドレス配線、B,,B2,B3・・・・・・
出力信号用配線、Ql,Q,,Q3,Q4,Q,・・・
・・・エンハンスメントタイプのMISFETlQOl
,QO2,QO3,QO4・・・・・・デイプリシヨン
タイプのMISFET〜 QE!,Q?,QE3,QE
4,QE5゜゜゜・・・エンハンスメントタイプのMI
SFETlX,X5・・・・・・切断線の両端の符号。Figure 1 is a schematic layout diagram of a conventional MISROM used as one of the configuration blocks of MISLSI, and Figures 2 and 3 show the pattern of a conventional MISROM formed on a single semiconductor substrate. The figures shown in FIGS. 4 to 6 are schematic diagrams showing one embodiment of the present invention. 1... N-type silicon substrate, 2, 3...
P+ type region, 4... Insulating film, 5... Polycrystalline silicon layer, 6... Aluminum wiring, 7
...Contact hole, A,,A,,A3...
...Address wiring, B,, B2, B3...
Output signal wiring, Ql, Q,, Q3, Q4, Q,...
...Enhancement type MISFETlQOl
, QO2, QO3, QO4... Depression type MISFET ~ QE! , Q? ,QE3,QE
4, QE5゜゜゜・・・Enhancement type MI
SFETlX, X5......Symbols at both ends of the cutting line.
Claims (1)
電界効果素子から成る絶縁ゲート型リード・オンリー・
メモリーにおいて、上記複数の絶縁ゲート電界効果素子
は、各列において、直列接続され、かつ、各行に位置す
る上記絶縁ゲート電界効果素子のゲート電極は、互いに
共通接続されるように、各列を横切つて延在する配線層
により形成されて成り、上記行列状に配列された複数の
絶縁ゲート電界効果素子のそれぞれは、リード・オンリ
ー・メモリーの記憶情報に従つてデイプリシヨンタイプ
またはエンハンスメントタイプのいずれかに規定され、
このデイプリシヨンタイプとエンハンスメントタイプと
の違いにより異なる二つの記憶情報を示すようになした
ことを特徴とする絶縁ゲート型リード・オンリー・メモ
リー。 2 上記配線層は多結晶シリコン層より成ることを特徴
とする特許請求の範囲第1項記載の絶縁ゲート型リード
・オンリー・メモリー。 3 上記デイプリシヨンタイプの絶縁ゲート電界効果素
子として動作する選択されたチャンネル領域はイオン打
込みによつて形成された上記半導体基体と反対導電型の
領域より成ることを特徴とする特許請求の範囲第1項記
載の絶縁ゲート型リード・オンリー・メモリー。[Claims] 1. An insulated gate type lead-only device consisting of a plurality of insulated gate field effect elements formed in a matrix on a semiconductor substrate.
In the memory, the plurality of insulated gate field effect devices are connected in series in each column, and the gate electrodes of the insulated gate field effect devices located in each row are connected horizontally across each column so that they are commonly connected to each other. Each of the plurality of insulated gate field effect elements arranged in rows and columns is formed by cutting and extending wiring layers, and each of the plurality of insulated gate field effect elements is of a depletion type or an enhancement type according to the information stored in the read-only memory. stipulated in either
This insulated gate type read-only memory is characterized by being able to indicate two different kinds of stored information depending on the difference between the depletion type and the enhancement type. 2. The insulated gate read-only memory according to claim 1, wherein the wiring layer is made of a polycrystalline silicon layer. 3. The selected channel region operating as the depletion type insulated gate field effect device comprises a region of the opposite conductivity type to the semiconductor substrate formed by ion implantation. The insulated gate read-only memory described in item 1.
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP49103927A JPS5947464B2 (en) | 1974-09-11 | 1974-09-11 | semiconductor equipment |
DE2540350A DE2540350B2 (en) | 1974-09-11 | 1975-09-10 | Semiconductor circuit with a matrix of insulating film field effect transistors |
GB37389/75A GB1519995A (en) | 1974-09-11 | 1975-09-11 | Semiconductor devices |
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