JPS5943864B2 - data receiving device - Google Patents
data receiving deviceInfo
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- JPS5943864B2 JPS5943864B2 JP50082509A JP8250975A JPS5943864B2 JP S5943864 B2 JPS5943864 B2 JP S5943864B2 JP 50082509 A JP50082509 A JP 50082509A JP 8250975 A JP8250975 A JP 8250975A JP S5943864 B2 JPS5943864 B2 JP S5943864B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/20—Repeater circuits; Relay circuits
- H04L25/24—Relay circuits using discharge tubes or semiconductor devices
- H04L25/242—Relay circuits using discharge tubes or semiconductor devices with retiming
- H04L25/245—Relay circuits using discharge tubes or semiconductor devices with retiming for start-stop signals
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- Dc Digital Transmission (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
本発明はデータ受信装置に係り、特にデータブロックに
区切られて送信されるデータを調歩同期づれを起こすこ
となく受信できるようにした調歩同期信号のデータ受信
装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a data receiving device, and more particularly to a data receiving device for a start-stop synchronization signal that can receive data divided into data blocks and transmitted without causing start-stop synchronization deviation. be.
従来、この種のデータ受信装置は、調歩同期信号を受信
する場合、受信装置の電源が投入されると、調歩同期信
号のデータ・ビット、スタート・ビットに関係なく、ス
タート・ビットに相当する極性のビットを検出すると、
ただちに受信を開始するため、調歩同期づれを起す欠点
があつた。また、このため受信装置においては、送信側
装置がデータを送出する前に電源を投入しておく必要が
あり、無、駄な電力を消費するなどの欠点があった。本
発明の目的は、上記従来の欠点を除去するために、送信
側装置で設けたデータ・ブロックとデータ・ブロック間
の連続したストップ極性を検出して受信装置を受信可能
状態にすることにより、任意に電源投入が可能にして経
済的で高信頼性のデータ受信装置を提供することにある
。Conventionally, when this type of data receiving device receives an asynchronous signal, when the power of the receiving device is turned on, the polarity corresponding to the start bit is set regardless of the data bit or start bit of the asynchronous signal. When we detect the bit of
Since reception starts immediately, there is a drawback that a start-stop synchronization error occurs. Further, in the receiving device, it is necessary to turn on the power before the transmitting device sends data, which has the disadvantage of wasting power. SUMMARY OF THE INVENTION An object of the present invention is to eliminate the above-mentioned conventional drawbacks by detecting consecutive stop polarities between data blocks provided in a transmitting device to enable a receiving device to receive data. It is an object of the present invention to provide an economical and highly reliable data receiving device that can be powered on at any time.
本発明によれば、データ転送以外の時間にストップ極性
となる調歩同期信号を受信する装置において、前記スト
ップ極性の時間を計数して予め設定された値になつたこ
とを検出する計数回路と、前記計数回路からの検出信号
を保持する保持回路とを有し、前記保持回路からの出力
信号によつてデータ受信を許可されることを特徴とする
データ受信装置が得られる。According to the present invention, in a device that receives an asynchronous signal having stop polarity at times other than data transfer, a counting circuit counts the time of stop polarity and detects when the stop polarity reaches a preset value; There is obtained a data receiving device characterized in that it has a holding circuit that holds the detection signal from the counting circuit, and is permitted to receive data based on the output signal from the holding circuit.
次に本発明の実施例について図面を参照して説明する。Next, embodiments of the present invention will be described with reference to the drawings.
本発明の受信装置で受信する調歩同期信号のデータは、
第1図に示すようにデータ・ブロックの各キャラクタ、
すなわちブロックの始めを示す符号STX)各データ・
キャラクタT1、T2、・・・・・・Tnおよびブロッ
クの符号ETXで示される各キャラクタは連続している
。The data of the start-stop synchronization signal received by the receiving device of the present invention is
As shown in Figure 1, each character of the data block,
In other words, the code STX indicating the beginning of the block) each data
The characters T1, T2, . . . Tn and the characters indicated by the block code ETX are consecutive.
また第2図に示すようにデータ・ブ頭ノク相互間の任意
の位置、すなわちデータ・ブロックAとデータ・ブロッ
クBの間およびデータ・ブロックCとデータ・ブロック
Dとの間に存するストップ極性であるダミー時間をを有
する。このダミー時間をは第3図に示すように、1キヤ
ラクタを構成するストツプ・ビツトSPと全データ・ビ
ツトBl,b2,b3・・・,B8の和の時間Tより長
く連続している。第4図は本発明の実施例に係るデータ
受信装置を示し、1は変調された信号aを復調して直流
信号に変換する復調回路、2はこの復調回路1からの直
流信号を論理レベル信号に変換する直流変換回路である
。In addition, as shown in FIG. 2, the stop polarity can be set at any position between the data block heads, that is, between data block A and data block B, and between data block C and data block D. It has some dummy time. As shown in FIG. 3, this dummy time continues longer than the sum of time T of the stop bit SP and all data bits B1, b2, b3 . . . , B8 constituting one character. FIG. 4 shows a data receiving device according to an embodiment of the present invention, in which 1 is a demodulation circuit that demodulates the modulated signal a and converts it into a DC signal, and 2 is a demodulation circuit that converts the DC signal from the demodulation circuit 1 into a logic level signal. This is a DC conversion circuit that converts into
G1は前記直流変換回路2の出力信号を反転させるノツ
トゲート回路、G2はこのノツトゲート回路G1の出力
信号とタイミング信号であるクロツクパルス信号bを入
力条件とするアンドゲート回路、G3は前記直流変換回
路2の出力信号とタイミング信号であるクロツクパルス
信号bを入力条件とするアンドゲート回路である。G4
は前記アンドゲート回路G3の出力信号とパワーオン・
りセツト信号Cを入力条件とするオアゲート回路、C1
は前記アンドゲート回路G2からの計数人力dまたは前
記オアゲート回路G4からの計数禁止入力eを入力条件
とする計数回路である。F,は計数回路C1からの計数
出力信号fとパワーオン・りセツト信号Cを入力とする
フリツプ・フロツプ回路、G,は前記直流変換回路2の
出力信号と前記フリツプ・フロツプ回路F1の出力信号
を入力条件とするアンドゲート回路である。3は前記ア
ンドゲート回路G5からの直列信号を並列信号に変換す
る直列並列変換回路、4はこの直列並列変換回路3から
の並列信号を制御する受信制御回路である。G1 is a not gate circuit that inverts the output signal of the DC conversion circuit 2, G2 is an AND gate circuit whose input conditions are the output signal of the NOT gate circuit G1 and the clock pulse signal b which is a timing signal, and G3 is a not gate circuit that inverts the output signal of the DC conversion circuit 2. This is an AND gate circuit whose input conditions are an output signal and a clock pulse signal b, which is a timing signal. G4
is the output signal of the AND gate circuit G3 and the power-on signal.
OR gate circuit with reset signal C as input condition, C1
is a counting circuit whose input condition is the counting power d from the AND gate circuit G2 or the counting prohibition input e from the OR gate circuit G4. F, is a flip-flop circuit which inputs the counting output signal f from the counting circuit C1 and the power-on reset signal C, and G is the output signal of the DC converter circuit 2 and the output signal of the flip-flop circuit F1. This is an AND gate circuit whose input condition is . 3 is a serial/parallel conversion circuit that converts the serial signal from the AND gate circuit G5 into a parallel signal, and 4 is a reception control circuit that controls the parallel signal from the serial/parallel conversion circuit 3.
上記構成のデータ受信装置によれば、回線からの変調さ
れた変調信号aが復調回路1に人力されると、この復調
回路1は、変調信号aがストツプ極性に相当する周波数
のとき、たとえば−8±2(7)の直流信号を出力し、
また変調信号aがスタート極性に相当する周波数のとき
は復調回路1が+8+2(V)の直流信号を出力する。According to the data receiving device having the above configuration, when the modulated signal a modulated from the line is manually input to the demodulation circuit 1, the demodulation circuit 1 detects, for example, - Outputs a DC signal of 8±2(7),
Further, when the modulation signal a has a frequency corresponding to the start polarity, the demodulation circuit 1 outputs a DC signal of +8+2 (V).
これらの直流信号は直流変換回路2に入り、この直流変
換回路2は、入力が+8±2(V)のとき論理レベル1
を出力し、入力が−8±2(V)のとき論理レベル”O
”を出力する。また直流変換回路2の出力信号はノツト
ゲート回路G1、アンドゲート回路G3およびアンドゲ
ート回路G5に入力される。前述のように直流変換回路
2の出力信号は、ストツプ極性のとき論理値゛0゛にな
り、ノツトゲート回路G1を通ると論理値″1”になる
。ノツトゲート回路G,の出力は、アンドゲート回路G
2に入力され、受信マージンを十分に見越し・たクロツ
クパルス信号bによつてサンプリングされる。したがつ
て、変調信号aがストツプ極性の間は、アンドゲート回
路G2はクロツクパルスbを出力する。アンドゲ゛ート
回路G2の出力信号は計数回路C1の計数人力dに接続
され、計数回路C1はアンドゲート回路G2の出力パル
スを計数する。アンドゲ゛一ト回路G3は、直流変換回
路2の出力信号が論理値゛1”のとき、すなわち変調信
号aがスタート極性のときクロツクパルス信号bを出力
するアンドゲート回路G3の出力は、オアゲート回路G
4に入力され、オアゲ゛一ト回路G4の出力は計数回路
C1の計数禁止入力eに入力される。計数回路C,は計
数禁止入力eが論理値81”のとき、すなわち変調信号
aがスタート極性のときりセツトされる。計数回路C1
の出力fは、計数人力dのパルスが所定個数連続したと
き、すなわち計数開始後、計数禁止入力eに論理値゛1
゜゛が印加されないとき論理値1になる。このため、ス
トツプ極性の連続時間tに相当するクロツクパルス信号
bの個数を計数するように計数回路C1をセツトしてお
けば、計数回路C1の出力fが論理値゛1゛になつたと
きは、変調信号aが所定の時間以上連続してストツプ極
性になつたことに相当する。計数回路C1の出力fは、
フリツプ・フロツプF1のセツト入力に接続され、この
出力fが論理値6F′のとフリツプ・フロツプF1の出
力が論理値81”となりその状態を保持する。These DC signals enter the DC conversion circuit 2, and this DC conversion circuit 2 has a logic level of 1 when the input is +8±2 (V).
When the input is -8±2 (V), the logic level is "O".
The output signal of the DC conversion circuit 2 is input to the NOT gate circuit G1, the AND gate circuit G3, and the AND gate circuit G5. The value becomes ``0'', and when it passes through the not gate circuit G1, it becomes the logical value ``1''.The output of the not gate circuit G is outputted from the AND gate circuit G.
2, and is sampled by clock pulse signal b, which fully anticipates the reception margin. Therefore, while the modulation signal a has the stop polarity, the AND gate circuit G2 outputs the clock pulse b. The output signal of the AND gate circuit G2 is connected to the counting input d of the counting circuit C1, and the counting circuit C1 counts the output pulses of the AND gate circuit G2. The AND gate circuit G3 outputs a clock pulse signal b when the output signal of the DC conversion circuit 2 has a logical value of "1", that is, when the modulation signal a has a start polarity.
4, and the output of the OR gate circuit G4 is input to the counting inhibit input e of the counting circuit C1. The counting circuit C is set to a threshold when the count prohibition input e has a logical value of 81'', that is, when the modulation signal a has the start polarity.Counting circuit C1
The output f of is set to a logical value of 1 to the count prohibition input e when a predetermined number of pulses of the counting force d continues, that is, after the start of counting.
When ゜゛ is not applied, the logic value becomes 1. Therefore, if the counting circuit C1 is set to count the number of clock pulse signals b corresponding to the continuous time t of stop polarity, when the output f of the counting circuit C1 reaches the logical value "1", This corresponds to the fact that the modulation signal a has been in the stop polarity continuously for a predetermined period of time or more. The output f of the counting circuit C1 is
It is connected to the set input of flip-flop F1, and when this output f has a logic value of 6F', the output of flip-flop F1 becomes a logic value of 81'' and maintains that state.
フリツプフロツプF1の出力が論理値″F゛となると、
直流変換回路2の出力はアンドゲート回路G5を通して
直列並列変換回路3に与えられ、直列並列変換回路3は
アンドゲート回路G5を通して与えられた直流変換回路
2の出力をキヤラクタ単位で並列信号に変換し、受信制
御回路4に与える。この受信制御回路4は、直列並列変
換回路3から与えられたキヤラクタ信号を制御符号とデ
ータに区別してデータ・プロツク処理を行なう。ここで
信号Cは、パワーオン・りセツト信号であり、電源投人
した後から一定時間論理値゛1”となる。この信号によ
り計数回路C1およびフリツプ・フロツプ回路F1は、
電源投入後一定時間りセツト状態となる。フリツプ・フ
ロツプ回路F1は、計数回路C1によつてセツトされた
後は、計数回路C1の出力fに関係なく、パワーオン・
りセツト信号Cが論理値゛1”になるまでりセツトされ
ない。したがつて、本発明の実施例の受信装置によれば
、第1図ないし第3図に示すような1キヤラクタを構成
するストツプ・ビツトSPと全データ・ビツトBl,b
2,b3・・・,B8の和の時間T以上の連続したスト
ツプ極性であるダミー時間tを有する調歩同期信号を受
信して、前記ダミー時間tを検出しこの検出したダミー
時間tに続くスタート・ビツトSTから受信を開始する
。このため、受信側において任意に電源投入しても調歩
同期づれを起こすことがない。本発明は以上説明したよ
うに、データ・プロツクを構成する各キヤラクタが連続
し、かつデ=夕・プロツクとデータ・プロツク間の任意
の位置に少なくとも1キヤラクタを構成するストツプ・
ビツトと全データ・ビツトの和の時間を越える連続した
ストツプ極性を有する調歩同期信号を受信し前記ストツ
プ極性の連続時間を検出してデータ受信を開始するよう
にダミー時間検出部を有するように構成しているので、
任意時間に電源投入しても調歩同期づれを防止できる。When the output of flip-flop F1 becomes the logical value "F",
The output of the DC converter circuit 2 is given to the serial-parallel converter circuit 3 through the AND gate circuit G5, and the serial-parallel converter circuit 3 converts the output of the DC converter circuit 2, given through the AND gate circuit G5, into a parallel signal in character units. , to the reception control circuit 4. This reception control circuit 4 distinguishes the character signal applied from the serial/parallel conversion circuit 3 into a control code and data and performs data block processing. Here, the signal C is a power-on reset signal, and has a logic value of "1" for a certain period of time after the power is turned on.This signal causes the counting circuit C1 and the flip-flop circuit F1 to
It remains in the set state for a certain period of time after the power is turned on. After being set by the counting circuit C1, the flip-flop circuit F1 is powered on regardless of the output f of the counting circuit C1.
It is not reset until the reset signal C reaches the logical value "1". Therefore, according to the receiving apparatus of the embodiment of the present invention, the stop signals constituting one character as shown in FIGS.・Bit SP and all data ・Bit Bl,b
2, b3 . - Start receiving from bit ST. Therefore, even if the power is turned on arbitrarily on the receiving side, a start-stop synchronization error will not occur. As explained above, the present invention provides a stop block in which each character constituting a data block is continuous and at least one character is located at an arbitrary position between a data block and a data block.
A dummy time detection unit is configured to receive an astop synchronization signal having a continuous stop polarity exceeding the time of the sum of the bit and all data bits, detect the continuous time of the stop polarity, and start data reception. Because I am doing
Start-stop synchronization deviation can be prevented even if the power is turned on at any time.
また、受信調歩同期信号要件により、受信開始がデータ
・プロツクの最初から行なわれるとともに、データ・ビ
ツトがすべてストツプ極性に等しいキヤラクタを符号と
して使用でき高性能で経済的であるなどの効果を有する
。Further, due to the reception start-stop synchronization signal requirement, reception can be started from the beginning of the data block, and characters in which all data bits have the same stop polarity can be used as codes, resulting in high performance and economy.
第1図は本発明のデータ受信装置で受信する調歩同期信
号のデータ・プロツクの一例を示す構成図、第2図は本
発明のデータ受信装置で受信するデータ・プロツクとダ
ミー時間の一例を示す構成図、第3図は本発明のデータ
受信装置で受信するデータ・プロツクの最後のキヤラク
タとダミー時間の一例を示すタイムチヤート、第4図は
本発明に係るデータ受信装置の一実施例を示すプロツク
結線図である。
1・・・・・・復調回路、2・・・・・・直流変換回路
、3・・・・・・直列並列変換回路、4・・・・・・受
信制御回路、C1・・・・・・計数回路、G,ノツトゲ
ート回路、G2,G3,G5・・・・・・アンドゲート
回路、G4・・・・・・オアゲート回路、F1・・・・
・・フリツプ・フロツプ回路。FIG. 1 is a configuration diagram showing an example of a data block of an asynchronous signal received by the data receiving device of the present invention, and FIG. 2 is a block diagram showing an example of the data block and dummy time received by the data receiving device of the present invention. FIG. 3 is a time chart showing an example of the last character and dummy time of the data block received by the data receiving device of the present invention, and FIG. 4 is a diagram showing an embodiment of the data receiving device of the present invention. It is a block wiring diagram. 1...Demodulation circuit, 2...DC conversion circuit, 3...Series-parallel conversion circuit, 4...Reception control circuit, C1...・Counting circuit, G, not gate circuit, G2, G3, G5...AND gate circuit, G4...OR gate circuit, F1...
...Flip-flop circuit.
Claims (1)
所定時間のストップ極性を有する調歩同期信号を受信す
る受信装置において、前記信号がストップ極性となつて
いる間に検出信号を出力するゲート回路と、前記検出信
号の印加時間を計時して前記所定時間になつたことを検
出する計数回路と、前記計数回路からの検出信号を保持
する保持回路とを有し、前記保持回路からの出力信号に
よつてデータ受信動作を開始することを特徴とするデー
タ受信装置。1. In a receiving device that receives an asynchronous signal having stop polarity for a predetermined time between data blocks including a plurality of data characters, the gate circuit outputs a detection signal while the signal has stop polarity; It has a counting circuit that measures a signal application time and detects when the predetermined time has elapsed, and a holding circuit that holds the detection signal from the counting circuit, and stores data by the output signal from the holding circuit. A data receiving device characterized by starting a receiving operation.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP50082509A JPS5943864B2 (en) | 1975-07-03 | 1975-07-03 | data receiving device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP50082509A JPS5943864B2 (en) | 1975-07-03 | 1975-07-03 | data receiving device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS526001A JPS526001A (en) | 1977-01-18 |
JPS5943864B2 true JPS5943864B2 (en) | 1984-10-25 |
Family
ID=13776470
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP50082509A Expired JPS5943864B2 (en) | 1975-07-03 | 1975-07-03 | data receiving device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5943864B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2533344B2 (en) * | 1987-12-29 | 1996-09-11 | 東急建設株式会社 | Method for manufacturing half PCa board |
-
1975
- 1975-07-03 JP JP50082509A patent/JPS5943864B2/en not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS526001A (en) | 1977-01-18 |
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