JPS5942338B2 - マイクロプログラム型コンピユ−タ - Google Patents

Description

【発明の詳細な説明】 本発明はデータ処理システムに関し、特に周辺機器と接
続する為の複数個の入出力チャンネルを設けた中央処理
装置に関する。

一般にデータ処理システムは、中央処理装置と、主作業
メモリと、複数個の情報交換チヤンネルを介して中央処
理装置に接続される複数個の周辺装置とからなつている
。論理的な観点から見れば、中央処理装置は制御ユニツ
トと実行ユニツトとに分割される。

データ処理システムのタスクは、充分に定義されたプロ
グラム命令に従いかつ統合的な仕方でデータについて演
算処理を行う事である。

システム動作は、システムの中実装置内の制御ユニツト
により統合付けられている。

演算プロセスは、中央処理装置内で全て実行される内部
プロセスであつたり、あるいは周辺装置の介在を必要と
する内外部プロセスであつたりする。

後者の内外部プロセスの場合には、周辺装置を中央処理
装置に接続する入出力チヤンネルを介して中央処理装置
から周辺装置へ、又は周辺装置から中央処理装置への情
報転送を必要とし、更にこの情報転送を実行町能にする
ため予め定めた操作の実行を必要とする。

この様な周辺装置の動作態様およびそれらの実行プロセ
スはそれ等装置間で同期せず、また中央処理装置に対し
ても同期しないため、システム全体の監視は時間的な観
点から一義的に定義されたプログラムによつては行われ
ず、むしろプログラムの実行の最も適当なフエーズ（段
階）において予め定めたサービスの実行を課す［割込み
」によつて実施されるものである。

このような割込みは、周辺装置からの割込み要求により
生成され得る。

このような外部割込み要求があると、中央処理装置は、
周辺装置により要請されるサーピスに従事するよう、実
行中の内部プロセスを中断することがある。

以下の説明において、この割込み要求を分類する基準が
示されよう。

さし当り、以下の如く説明すれば充分である。

即ち、上述の外部割込み要求は、物理的には、周辺装置
を中央処理装置に接続するための情報交換チヤンネルを
構成する１本またはそれ以上の導線において適当な電気
的信号パルス叉は連続信号を生成することを特徴とする
。複数の入出力チャンネルを有するシステムにおいては
、幾つかの割込み要求が異なるチャンネルを介して同時
に中央処理装置にアドレスすることがある。従つて、優
先順位の基準を確立すること、すなわち、種々の割込み
要求に対する受付け優先順位の基準を定義することが必
要となる。

更に、割込み要求が内部プロセスに対して割込みをする
のと同じ仕方で、高次の優先順位を有する割込み要求が
、より低次の優先順位を有し前回の割込み要求によつて
実行されている途中の外部サービスに対して割込みをす
ることもある。

この様な機能は、コンピユータのハードウエア構成に大
きな影響を及ぼすものである。事実、周知の如く、割込
み要求が外部サービスに対して割込みを行なう力を持た
ない場合、中央処理装置は、内部プロセスの再開が行え
るよう割込みされた内部プロセスの状態を「記憶」する
ための物理的資源のみを必要とし、また１つの外部サー
ビスを維持するのに充分な物理的資源を必要とする。こ
れと反対に、割込み要求がその相対的な優先順位レベル
に基いて相互的な割込み力を有する場合には、外部サー
ビスを維持する物理的資源は増加されねばならない。す
なわち、異るチヤンネルにより高次の割込み要求がある
とこの割込み要求がサービス中の外部プロセスに対して
割込みを行い、その結果その外部プロセスの状態を「記
憶」しなければならないため、そのような物理的資源を
増加する必要がある。この様な資源の増加は、「時分割
」方式に従い複数個の外部プロセスを同時的に実行する
ためには必要である。

この時分割方式によれば、連続する時間間隔は、複数個
の外部プロセスの限定された部分の処理にそれぞれ割当
てられる。この様な物理的資源の増加は経費的に高くな
る。

その理由は、各チャンネルに対してまとまつた一組のレ
ジスタ群を設け、さらにこれらレジスタに適当なゲート
回路により制御される入出力経路を設ける必要があるか
らである。この様な資源増加の問題は、多数の周辺装置
の制御機能を外部制御ユニツトで行う代わりに中央処理
装置で行うようにしたデータ処理システムにおいて特に
重要である。

この場合、実行されるサービスの複雑度が増大し、従つ
てこのようなサービスに供される物理的資源も増々複雑
になつてくる。このような物理的資源の増加は、割込み
時に所定の情報を記憶しておくための物理的資源として
主作業メモリを使用することによりある程度押えられる
。

然しながら、その場合各割込み操作において一連の情報
を主作業メモリにロードしたりそこから読出したりせね
ばならないが、これは相当な時間の浪費となりシステム
の性能を著しく低下させる。

従つて、そのようなアプローチは非常に制限を伴なう手
法であつて、一般には、異なるそれぞれのチヤンネルに
対して専用のレジスタを用いる手法が選択されている。
もし各チャンネルに完全に等価な性能が望まれるのなら
、（即ち、いかなる種類の周辺装置も各チヤンネルに無
差別に接続されるような能力が望まれるなら）、あり得
るサービス要求の全てを考慮に入れてそれらチャンネル
に関連した物理的資源を増加せねばならないが、しかし
これは物理的資源を無駄にする。

つまり、普通１つのチヤンネルは、一時に１つのサービ
スに対する１つの割込み信号を転送し、たとえ種類の異
なるサービスであつても２つのサービスに対する２つの
割込み信号を一時に転送するようなことはないからであ
る。また、種々のチャンネルが種々の周辺装置と一緒に
動作することになるが、これら周辺装置は各各固有の要
求とサービスを有するため、各チヤンネルに全種類のサ
ービスに供する資源を割付けることは多大の浪費をきた
すことになる。ある特定の周辺装置の場合、要求される
サービスに応じて必要とされる資源が変わることがある
。

例えば、キヤラクタ交換に対する一般的なサービスは、
デイスク又はテープユニツトにおけるキヤラクタ交換の
準備のためのサービスフエーズの間に必要とされる資源
よりも限定された資源を必要とする０このため、あるチ
ヤンネル内では、専用資源の一部が不使用となり、殆ん
どの時間休止状態になろう。本発明の目的は、上述のよ
うな不都合を解消する多重チャンネル方式のデータ処理
システムを提供することにある。

本発明においては、各チヤンネルに専用的に供されるの
ではなくサービス・クラス（サービスの種類）に応じて
供される物理的資源が設けられ、これら物理的資源はそ
れらを必要とする種々のチヤンネルに対して論理的回路
網により割付けされる。本発明に従えば、必要な物理的
資源を大幅に減少させることができ、さらにはシステム
性能を制限することなく資源の有効利用を達成すること
ができる。

本発明によるシステムは、有利なことに、動的に変更可
能なチャンネル優先順位回路網を具備し、これによりあ
る１つのチャンネルで生成された割込み要求の優先順位
と割込み力は必要に応じて変更され得る。

更に詳細に述べると、本発明によるシステムは、時分割
方式により全てのチャンネル上のデータキヤラクタ交換
を可能にするに充分な資源を各チャンネルに対して最少
限に設けるとともに、優先基準により順位付けられた複
数個のサービスクラスに対応した複数個の特定資源を設
ける。

そして、これら複数個の特定資源は、各チャンネルから
受取つた割込み要求の優先順位レベルに従い種々のチヤ
ンネルに選択的に割当てられる。本発明の別の特徴によ
れば、同じクラスのサービス間では相互に割込みするこ
とはできないが、異なるチヤンネル上の異なるクラスの
サービス間では階層構造に基いて割込みが可能である。

本発明によれば、サービスクラスの数と同数のサービス
を（時分割的に）平行処理することができ、資源上の制
限は、平行処理されるサービスがそれぞれ異なるサービ
スクラス、異なるチヤンネルのものであるという点にす
ぎない。従つて、チヤンネルに専用される資源とサービ
スクラスに専用される資源とを利用して、チヤンネル数
と同数の入出力プロセスが（それらプロセスは同一資源
を、同時要求しないとする）時分割方式で同時並行処理
される。

つまり本願発明では、複数の入出力チヤンネルを介して
の種々の割込みに対して時分割処理（サービス）を最少
限の物理的資源で効率よく遂行することを課題とし、従
来のこの種システムのように入出力チヤンネル別に物理
的資源を設けるのではなくサービスクラス別に実行処理
を支持する物理的資源（例えば作業レジスタ、マイクロ
プログラムアドレスレジスタ等）を割当てる。

特に本願発明は、割込み要求を入出力チヤンネルとは無
関係に入出力チャンネルよりも少ない個数の互いに異な
る優先順位クラスにそれぞれ割付けし、かつ各優先順位
クラス内において割込み要求のそれぞれに入出力チヤン
ネルに依存する予め定めた相対的な優先順位を割当てる
という２次元的な割付け構造による各種入出力プロセス
の時分割的平行処理を提供する。

この２次元的割付け構造は本発明に個有の特徴であつて
、従来の、例えば特開昭４８−５３１８号公報に示され
るような１次元的割付け構造とは本質的に相異するもの
である。

この１次元的割付け構造では、１つの入出力チヤンネル
に対する割込み処理が扱われるのであり、したがつて複
数の割込み要求を複数の相異なる優先順位クラスに割付
けしようとする場合には、優先順位クラスの個数が入出
力チヤンネル数（１個）より多くなることを要件とする
のである。本発明の上述した特徴およびその他の特徴に
ついては、添付図面を参照しての以下の実施態様の記述
からより一層明らかになろう。

前に考察した概念的前提を更に明確に指摘し、かつ実施
態様のより良い理解に供するために、入出力サービスお
よびその関連割込み要求を分類するのに用いる基準を示
せば有用である。

入出力サービスは、機能的観点から以下の如く分類され
る。

標準的キヤラクタ交換のためのサービス このサービスは、１時に１つのキヤラクタの交換を行う
比較的簡単な演算操作を含む。

各転送キヤラクタには割込み要求が付随し、交換すなわ
ち転送操作は予め定められた対話手続（信号のやり取り
）を行つた上で実行される。特殊キヤラクタ交換のため
のサービス このサービスは、キャラクタ交換に対して、必然的に関
連するチエツク、制御叉は処理演算等の各操作を含む。

この操作は、環境に応じて変化することがあるが、しか
しいかなる場合でも延期されてはならない〜 このようなりラスのサービスは、例えばデイスク又はド
ラム等の周辺装置における「キー・キヤラクタ」のサー
チが含まれ、この場合キヤラクタ交換は厳密には比較演
算に関連し、そのような比較演算は中央処理装置内で実
行される。

これは、例えばある幾つかのチエツク機能および制御機
能が中央処理装置に割当てられ、中央処理装置は周辺装
置に対して「集中制御装置」として作用する場合に起こ
る。

他の各種サービス これらのサービスは、一般に外部情報の維持を含まず、
外部装置に向けられるコマンドの開始叉は終了を制御し
たり、あるいは休止状態の周辺装置に生じる変則的事態
の監視を行つたりする。

一般に、これらのサービスは割込み操作機構を用いる事
なく要求される。例えば、ソフトウエアをハードウエア
にインターフエイスするのに必要な全ての演算操作、す
なわちソフトウエアがその必要事項をハードウエアに伝
達したり、前回に要求した演算処理の結果を認識したり
、あるいは周辺装置の動作状態を包括的に認識したりす
ることができるようにするための演算操作ｉｌζこのク
ラスのサービスに該当する。緊急度の面から、種々のサ
ービスは以下の如く分類出来る。

即ち、一子め定められた緊急度を有するサービス。

予め定められた緊急度を持たないサービス。前者の緊急
度を有するサービスは、その割込み要求が発生してから
予め設定された時間期間内で実行されなければならない
。これは、重大で取返しのつかない事態、すなわち情報
を損失したり、既に実行された演算操作を再実行する必
要が生じたり、あるいは不可避的な持ち時間を導入した
りする等の事態を防止する上で、行わなければならない
ことである。

勿論、緊急度は各周辺装置により異なるものである。

後者の緊急度を持たないサービスの場合は、上述の場合
とは異なりいかなる問題も生ずる事なくその割込み要求
を持ち状態にしておくことができる。

時間的要件の面から、各種のサービスを、それらの実行
に要する時間に応じて区別することができる。

実行時間の短いサービスは、例えば単一のメモリサイク
ル内で実行可能な標準キャラクタ交換サービスである。
長いサービスとは、複数のメ ニモリサイクルを実行に
要するようなサービスである。すなわち、このような長
いサービスは、メモリからプログラムルーチンを読出し
たり、および／または検査されまたは使用されるべき情
報セツトを読出したり、さらには１回のメモリサイクル
で 二は完遂できない論理演算操作を必要とするため、
複数のメモリサイクルを必要とする。周知の如く、中央
処理装置の動作は周期的である。

すなわち、種々の資源を連絡する電気的操作、レジスタ
のローデイング、あるレジスタから別の ５レジスタへ
の情報の転送、およびアドレス指定や読出し書込み操作
によるメモリへの情報の書込みまたは読出し等が、変更
できない所定のタイミング（マシン・サイクル）で実行
される。メモリサイクルには割込み操作ができない。

即ち一たんあるメモリサイクル内で演算が開始されれば
、異種の演算を実行するための新たなマシンサイクルを
開始しようとしてそのメモリサイクルを中断したり停止
させたりすることはできない。もしそのような割込みの
事態が生じたとしたら、それは何らかの誤りによるもの
である。従つて、単一のマシンサイクルの間だけ中央処
理装置資源の利用を要求する一連の短いサービス群は、
本質的に割込みされ得る。

反対に、長いサービス群は一応割込みされ得るが、その
割込みはマシンサイクルの終端において物理的に生成さ
れねばならず、かつそれまでのサービスを「凍結」する
事によつて、後続の１つまたはそれ以上のサイクルを新
らしいサービスの割込み要求に割り当てるようにしなけ
ればならない。

勿論このような割込みは、割込みされるサービスの状態
を記憶するための適当な資源が備えられることを前提条
件とする。前述したように、本発明によるデータ処理シ
ステムは次のような資源を備えるように構成される。

即ち、（Ａ割込みされ得ないサービスである標準キャラ
クタ交換サービスの実行を各チャンネルにおいて可能に
する物理的なチヤンネル資源。

これら各チヤンネルには、そのチャンネルに専ら供され
る幾つかのレジスタが設けられる。

これ等のレジスタは、標準キャラクタ交換の演算操作を
物理的に保持するに充分な容量を有する。このような物
理的資源によつて、チャンネルと同数の標準キャラクタ
交換入出力操作を時分割的に実行することができる。

換言すれば、チヤンネルと同数の周辺装置がそれぞれ異
るチヤンネルに物理的に接続されるならば、それら各周
辺装置は、時分割方式に従つて中央処理装置と標準キヤ
ラクタ交換を行うことができる。（Ｂ各サービスクラス
に割当てられ、いずれか１つのチヤンネルまたは少なく
とも一部のチヤンネルに対して選択的に供される物理的
資源。これらの物理的資源は各々、チャンネル資源と同
様に、関連するクラスのサービスの実行に必要な情報セ
ツトを物理的に保持するに充分な容量を有する。このよ
うな物理的資源は、それら資源と同数の種類のサービス
（各サービスクラスにつき１つのサービス）の時分割的
実行を可能とし、これにより単一のプログラムのフレー
ム内でより多数の周辺装置の介在を要するより多数のタ
スクを同時的に実行することが可能となる。

第１図は、各種の周辺装置に接続され、内部資源により
一括方式で入出力操作の制御を行える中央処理装置のプ
ロツク図である。

この中央処理装置は、作業メモリ即ち主メモリ１と、制
御兼コマンド生成ユニツト２と、各種周辺装置により送
られてきた割込み要求を受けとり、それらの要求を受付
けるための優先順位回路網３と、論理演算と算術演算を
実行するための演算ユニツト４と、作業レジスタパック
５，６と、入出カチヤンネルと同数のインターフエイス
レジスタおよびチヤンネル論理回路（即ち全体的にチャ
ンネルロジツク７で示される回路）と、これらシステム
要素を互いに選択的に連絡する信号、データ、コマンド
を分配する分配回路網とを具備する。

チャンネルロジツク７は、入出力チヤンネル１２，１３
，１４，１５を介して複数の周辺装置８，９，１０，１
１を中央処理装置に接続するものである。優先順位回路
網３は単一の配線１６で簡略的に表示した配線系統を介
してチヤンネルロジツク７から信号を受取ると、最優先
順位を有する割込み要求を発したチヤンネルに対してサ
ービスの実行を割付けする。

このような割付けは、単一の配線１６Ａにより簡略的に
示された１組の配線上に送出される信号によつて行われ
る。

割込み要求が周辺装置から発せられたものでない場合、
中央処理装置は内部演算処理の実行、すなわち周辺装置
の介在を伴わない作業ジヨプの実行を続ける。

更に、優先順位回路網３は、配線１７に適当な信号を送
ることにより、要求されるサービスに必要な資源および
要求するチヤンネルに必要な資源を選択する。

制御ユニツト２は、チヤンネルロジツク７から線１９を
介して受取つた信号と、優先順位回路網３から線１８を
介して受取つた信号と、選択された資源に含まれる情報
あるいは作業メモリから受取つた情報とに従つて、通信
経路を開閉し、演算ユニツトを作動させ、所望のサービ
スの実行に必要な演算を決定したり等して、中央処理装
置内の動作を制御する。

このような制御操作、すなわち制御ユニツトから各種の
システム要素へのコマンドの送出は、簡略的に示した接
続線２０，２１，２２，２３を介して行われる。

もし現在のサービスが割込み可能、すなわち割込みされ
得るものである場合、優先順位回路網３は、異なるチャ
ンネルから割込み信号を受取ると、そのチヤンネルによ
つて要求されるより高次の優先順位のサービスを最初に
実行すべきことを制御ユニツト２に要請する。

本実施例においては、資源を制限するとともにレジスタ
に含まれる情報の消失を防止する上から、各チャンネル
は同時に２つのサービスを要求することができず（従つ
て２番目のサービスが最初のサービスより高い優先順位
を有する場合でも、その２番目のサービスは常に最初の
サービスが終了するまで待機せねばならない）、かつ各
チャンネルは同じクラスのサービス割込み要求に係るサ
ービスが別のチヤンネルにおいて実行中である場合には
そのサービスに割込むことができない（従つて、その別
のチャンネルにおけるサービスが終了するのを待たねば
ならない）ように構成している。

実際、第１図に示すように、バツクレジスタ５，６はそ
れぞれグループ分割される。その中で、レジスタグルー
プ５−１と６−１０ζ特殊なキャラクタの交換サービス
および高い優先順位のサービスの実行に当てられる。レ
ジスタグループ５−２と６−２は、低い優先順位のサー
ビスの実行に割当てられる。

レジスタグループ５−３と６−３は内部演算（内部的計
算）の実行に当てられる。

レジスタグループ５−４，５−５，５−６，５−７と６
−４，６−５，６−６，６−７とは４つのチヤンネル１
２，１３，１４，１５の各々における標準キヤラクタ交
換の実行に当てられる。

このような構成によれば、第１図に示される望ましい実
施態様において、特殊なキャラクタ交換または高い優先
順位のサービスは一度に１つ実行される。ただし、高い
優先順位のサービスと低い優先順位のサービスとは、残
る２チヤンネルにおける標準キャラクタ交換と共に時分
割方式により同時的に実行され得る。あるいは、高い優
先順位のサービスは、残りの３チヤンネルにおける標準
キャラクタ交換と時分割的に実行され、または残りの３
チヤンネルにおける低い優先順位のサービスおよび標準
キャラクタ交換と時分割的に実行される。

次に、コンピユータの各構成要素について更に詳細に説
明する。

相互接続チヤンネル 第２図に！ζ入出力チヤンネル１２，１３，１４，１５
の構成の一例が示される。

第２図において、ＤＯで表示される９本の配線は、８ビ
ットとチエツクビツトまたはパリテイビツトの２進コー
ド化情報の並列データ転送路を示す。

図中右方に向いた矢印は、情報が中央処理装置から出て
いることを示す。

ＣＯで表示される配線は、単一データに対立する（つま
り、データとしてではない）コマンドまたは周辺装置ア
ドレスとしてチヤンネルＤＯ上の情報を特徴づける信号
を周辺装置に送るために用いられる。

ＳＴＯで表示される配線は、周辺装置に対しタイミング
パルス即ち「ストローブ」信号を送るために用いられる
。

経路ＤＯおよび配線ＣＯにぉける信号は、このタイミン
グパルスが存在する時のみ有効に検出される。同様に、
経路ＤＩは中央処理装置に対して２進コード化情報を送
るために用いられ、配線ＳＩは周辺装置の状態として経
路ＤＩ上の情報を特徴づける信号を中央処理装置に送る
ために用いられる。

配線ＳＴＩは、中央処理装置に「ストローブ」信号を転
送するために用いられる。配線１ＮＴＡは、例えば中央
処理装置に対して特定の事象即ち特定の周辺装置の状態
を監視することを要求し、あるいは一般に所定のサービ
スを実行するよう要求するような第１種の割込み要求信
号を送るために用いられる。

配線１ＮＴＢは、例えば中央処理装置に対してあるキヤ
ラクタの送出叉は受取りを要求するような第２種の割込
み要求信号を送るために用いられる。

これにより、コンピユータは２種類の異なる要求、即ち
一般的なサービス要求およびキヤラクタ交換要求の両者
を受付けることができる。

明らかに、このような受付けは単に例示にすぎなく、一
般には複数の異なる配線上の複数の割込み要求信号と、
さらに各割込み要求について１つの信号とを使用するこ
とも可能である。

然しながら、特殊キヤラクタ交換割込み要求の使用は有
益である。すなわち、この割込み要求が送られる特別な
理由を明らかにするための対話（信号交換）を各キヤラ
クタ交換に先行させることにより、キヤラクタ交換を迅
速かつ簡単な操作にすることができる。前述の配線およ
び信号の組は、「インターフエイス」またはチヤンネル
インターフエイスと呼称されている。

中央処理装置および周辺制御装置において各チヤンネル
インターフエイスに関連するのは、受取つた情報あるい
は転送された情報を物理的に保持するための適当に調時
された（タイミングをとられた）適当な個数のレジスタ
である。

中央処理装置におけるこのような物理的資源は、既に「
チヤンネル・ロジツク］と命名された。このチャンネル
・ロジツクを更に詳細に説明する前に、チャンネルイン
ターフエイスにおいて対話（信号交換）がどのように行
われ、かつどのようにタイミングをとられるかにつき述
べる。

従つて、第３図を参照されたい。いま、ある周辺装置が
中央処理装置に対して実際の特定状態を通信したいと望
んでいるとしよう。

この望みを達成するため、周辺装置は中央処理装置に対
して割込み要求１ＮＴＡ（以下本文においてＩＮＴＡな
る記号ほ信号を表わすものとしてもあるいはこの信号を
送る配線を表わすものとしても用いられる）を送る。第
３図のタイミングダイヤグラムでは時点Ｔ１において信
号１ＮＴＡがロジツクレベルＯからロジツクレベル１に
立上ることが判る。

もし中央処理装置がこの割込み要求１ＮＴＡよりも高い
優先順位の演算処理を実行中である場合には、中央処理
装置は、この割込み要求１ＮＴＡに対してあるコマンド
をチヤンネルＤＯに送出すると同時に特徴づけ信号を配
線ＣＯに送出しタイミング信号を配線ＳＴＯに送出する
。

第３図に示されるように、時点Ｔ２において信号ＤＯと
ＣＯがロジツクレベル０から１に立上り、同じく時点Ｔ
３において信号ＳＴＯがＯから１に立上る。

周辺装置は、信号ＳＴＯの立上り前縁部を受取ると直ち
に、受取つたコマンドを入力レジスタにロードして応答
信号を出す。

応答信号として、（時点Ｔ４において）信号ＳＴＩが用
いられる。

中央処理装置は、信号ＳＴを受取ると直ちに、配線ＤＯ
，ＣＯ，ＳＴＯにある各信号を立下げ（時点Ｔ５）、同
様に周辺装置は信号ＳＴＩを立下げる（時点Ｔ６）。

その後、必要に応じて、中央処理装置は同じタイミング
機構により別の１つ又はそれ以上の連続的コマンドを送
り出す。

このようなコマンドは、例えば周辺装置に対してそのコ
ード化名称を要求するものであつたりあるいはその割込
み要求が送られた原因を求めるものであつたりする。周
辺装置は、これらのコマンドを受取ると、求められた情
報をチヤンネルＤＩを介して送る。第３図に示されるよ
うに、時点Ｔ７においてバスＤＩ上にキヤラクタが送出
され、これと同時に特徴づけ信号ＳＩが送り出される。

そして適当な遅延時間をおいて時点Ｔ８にタイミング信
号ＳＴＩが送り出される。中央処理装置は、タイミング
信号ＳＴＩを受取ると、バスＤＩ上のキヤラクタ情報を
入力レジスタにロードするとともに応答信号として信号
ＳＴＯを送り出す（時点Ｔ９）。

周辺装置は、信号ＳＴＯを受取ると、バスＤＩ上のデー
タ、信号ＳおよびＳＴＩを立下げる。

もし、別のデータの送出を必要とする場合は、上述した
手順が繰返される。すなわち中央処理装置は情報を求め
る新たなコマンド（信号ＤＯ，ＣＯ．ＳＴＯ，ＳＴＩ）
を送出し、周辺装置はこれに応答する。情報の交換が完
了すると、周辺装置は割込み要求信号１ＮＴＡを立下げ
る。

また中央処理装置が周辺装置の介在を要請する場合には
上述した手続が中央処理装置により開始される。

ただし、この場合には信号１ＮＴＡがなく、また周辺装
置から中央処理装置に送られる情報がない点で上述の場
合と相違する。以上述べた手続は、中央処理装置に対し
てのあるいは中央処理装置からのデータ転送シーケンス
の開始に用いることができ、その場合前述したようなコ
マンド送出フエーズに続いて次のような転送フエーズが
行われる。

すなわち、関係する周辺装置は、キセラクタを受取る用
意が出来ると直ちに、配線１ＮＴＢに割込み要求を送り
出す（第４図の時点ｔ１）。

中央処理装置がこの要求を満す事が出米るとき、（この
情況は、中央処理装置が既に実行しておりまたはこれか
ら実行するところの演算処理の優先順位に依存する）、
中央処理装置はバスＤＯにキャラクタを送出する（時点
Ｔ２）とともにタイミング信号ＳＴＯを送り出す（時点
Ｔ３）。周辺装置は、直ちにこのキャラクタを受取り、
割込み要求１ＮＴＢを立下げて返答信号ＳＴＩを出す（
時点Ｔ４）。

これに続いて、中央処理装置はバスＤＯ上の信号およ
び配線ＳＴＯ上の信号を立下げる（時点Ｔ５）。周辺装
置は、別のキャラクタを受取る用意が生じた場合には、
再び割込み要求信号１ＮＴＢ等を立上げる。

データ転送が中央処理装置に向けて行われる場合の信号
交換機構は上述と同様のものである（第５図）。

周辺装置においてキヤラクタを送出する用意ができると
、直ちにこのキャラクタはバスＤＩに送り出され（時点
ｔ１）、これに続いて信号１ＮＴＢとＳＴとが送り出さ
れる（時点Ｔ２）。

中央処理装置は、このキヤラクタを受取ると直ちに信号
ＳＴＯを立上げて返答を出す（時点Ｔ３）。

周辺装置は、信号ＳＴＯを受取ると直ちに割込み要求１
ＮＴＢとバスＤＩ上の情報と信号ＳＴとを立下げる（時
点Ｔ４）。中央処理装置は、これに対して信号ＳＴＯを
立下げることにより返答を出す（時点Ｔ５）。

周辺装置は、新たなキャラクタを送る用意ができると、
新たな割込み要求１ＮＴＢを送出する。第３，４および
５図において、異なる信号の前縁部と前縁部または後縁
部とをつなぐ矢印は、それら信号間の相互関連性を示す
。もつとも、キヤラクタ交換のみならず一般のサービス
においても、中央処理装置がより高い優先順位を有する
演算処理の実行に従事することのために、割込み要求が
出された時点からその要求が満たされるまでの時間間隔
が相当長くなつてしまうことは当然あり得ることである
。

チヤンネル・ロジツク 第６図は、各チャンネルにおいて上述したインターフエ
イス対話（信号交換）の実行を可能にするレジスタおよ
び論理回路の組、即ちチヤンネルロジツクを示すプロツ
ク回路図である。

このチヤンネルロジツクは、各チヤンネルに対して、例
えば９ビットの容量を有する出力データレジスタ３０と
、同じく９ビツト容量の入カデ一タレジスタ３１と、信
号ＣＯを発生するフリツプフロツプ３２と、信号ＳＴＯ
を発生するフリツプフロツプ３３と、入力に信号ＳＩを
記憶させるフリツプフロツプ３４とからなつている。

レジスタ３０およびフリツプフロツプ３２，３３の出力
は、送信線ＤＯ，ＣＯ，ＳＴＯ用の１駆動回路３５，３
６，３７に入る。

同様に、信号ＤＩ，ＳＴＩ，ＳＩ，ＩＮＴＡ，ＩＮＴＢ
は、受信装置３８，３９，４０，４１，４２を経てそれ
ぞれのインターフエイス配線に受取られる。受信装置４
１，４２の出力は、信号１ＮＴＡ，ＩＮＴＢを直接優先
順位回路網３に送る。これに対して、受信装置３８，４
０は入力データおよび信号ＳＩをそれぞれレジスタ３１
およびフリツプフロツプ３４に送る。

次に出力ロジツクについて説明する。

出力データレジスタ３０は、ＡＮＤゲートの組４４によ
り制御されるチヤンネル４３を経て中央処理装置の作業
レジスタに接続されている。

ＡＮＤゲート４４は、制御ユニツト２から受取つた調時
マイクロコマンド、優先順位回路網３から受取つたチヤ
ンネル選択コマンドＰＳ（ＰＳは、優先順位回路網によ
り当該チャンネルにマシンサイクルが割当てられた場合
にそのマシンサイクルの全期間に亘つて存在する）とに
よりイネーブル状態になる。チヤンネル作動のイニシア
チブが中央処理装置により取られる場合、コマンドＰＳ
は優先順位回路網から生成されるよりはむしろ適当なマ
イクロコマンドから作られる。

ＣＴｌとＰＳの両方が存在する場合、チヤンネル４３上
のデータはレジスタ３０にロードされる。

レジスタ３０は、配線４５を介して供給される信号ＳＴ
Ｉの立上り前縁部によりりセツトされる。フリツプフロ
ツプ３２は、調時マイクロコマンドＣＴ２（ＣＴｌと同
時に存在する）と信号ＰＳとがＡＮＤゲート４８に与え
られることによつてセツトされ、セツト信号ＣＯを発生
する。フリツプフロツプ３２は、配線４５からの信号Ｓ
ＴＩの立上り前縁部によりりセツトされる。

信号ＳＴＯはフリツプフロツプ３３により発生される。
調時マイクロコマンドＣＴ６＆丸同じマシンサイクル内
でマイクロコマンドＣＴｌに対し適当に遅延して生成さ
れ、フリツプフロツプ３３のクロック入力に与えられて
これをセツトする。これにより、ＳＴＯ信号が生じる。
フリツプフロツプ３３は、信号ＳＴＩの立上り前縁部で
りセツトされるか、あるいはインバータ５２を介して信
号ＳＴＩから得られる反転信号ＳＴＩの立上り前縁部で
りセツトされる。

信号ＳＴと…は、フリツプフロツプ３３のりセツト入力
に与えられ、信号ＳＴＯを立下げる。

次に入カロジツクについて説明すると、信号ＳＴＩは上
述したりセツト作用に用いられるとともにＮＯＲゲート
５１の第１入力に供給される。ＮＯＲゲート５２の第２
の入力は、フリツプフロツプ３３の出力に接続する。Ｎ
ＯＲゲート５１の出力５３ぱ、従つて両信号ＳＴＯ，Ｓ
ＴＩがどちらもない場合にのみロジツクレベル１にある
。

ＮＯＲゲート５１の出力５３はＡＮＤゲート５４および
配線５５を経て制御ユニツト２に送られる。

ＡＮＤゲート５４は、信号ＰＳとフリツプフロツプ５６
から受取る信号とにより制御される。

フリツプフロツプ５６は当該インターフェイスにおける
現時の情報転送の方向を示し、調時マイクロコマンドＣ
Ｔ３によりセツトされ、調時マイクロコマンドＣＴ４に
よりりセツトされる。例えば、このフリツプフロツプ５
６のセツト状態は周辺装置から中央処理装置への転送方
向に対応する。フリツプフロツプ５６がりセツトされる
と、その否定出力５６ＮはＡＮＤゲート５４をイネーブ
ル状態にし、もし配線５３に条件信号がある時はその条
件信号を配線５５に送る。

この様な条件信号の機能は下記のようなものである。

すなわち、周辺装置に対するデータ転送フエーズにおい
て、対話（信号交換）は、中央処理装置の内部的タイミ
ングとは無関係なタイミングで行われることに留意され
たい。

一たん中央処理装置がマイクロコマンドＣＴｌ，ＣＴ２
，ＣＴ４，ＣＴ６により１のマシンサイクル内でレジス
タ３０のローデイングとフリツプフロツプ３２，３３，
５６のセツトとを行つた場合には、インターフエイス上
の情報交換はそれ自体のタイミングで行われる。

中央処理装置内で情報交換を監視し、マシンサイクルに
従うタイミングで展開するマイクロプログラムは、それ
自体リサイクル状態にある。

従つて、中央処理装置により実行されるべきより高次の
優先順位のサービスがない場合、中央処理装置は周辺装
置に対するチャンネル上の有効な情報転送を待機する。
この条件（状態）は、両タイミング信号ＳＴＩとＳＴＯ
がロジツクレベル０Ｖｃある時に確証される。

そしてこの時点において、別のキャラクタが送られる。

従つて、キヤラクタ転送を監視するマイクロプログラム
は、配線５５上の条件（状態）を周期的に監視する。

そして配線５５上の信号がロジツクレベル１にある時、
マイクロプログラムは循環状態から次のフエーズに進行
する。

再び信号ＳＴＩを考察すれば、レジスタ３１のローデイ
ングとフリツプフロツプ３４とを制御するＡＮＤゲート
６１，５７のそれぞれの入力にこの信号ＳＴが供給され
ることが判ろう（第６図）。

さらにこれらのゲート５７，６１の入力には、配線５９
を介してフリツプフロツプ５８から制御信号が供給され
る。フリツプフロツプ５８は、配線５３上の信号により
制御されるゲート６０を介してフリツプフロツプ５６の
直接出力５６Ｄから与えられる信号の立士り前縁部によ
りセツトされ、調時マイクロコマンドＣＴ４によりりセ
ツトされる。

フリツプフロツプ５８の出力は、ＡＮＤゲート６２の入
力に接続される。

ＡＮＤゲート６２は条件配線５５の信号ＳＴＩの転送を
可能にする。次に、上述した各要素の作用について述べ
る。中央処理装置が、ある情報を受取るため周辺装置に
対してコマンドを送る場合、フリツプフロツプ５６はマ
イクロコマンドＣＴ３によりセツトされる。同時に、マ
イクロコマンドＣＴｌ，ＣＴ２，ＣＴ６はレジスタ３０
にコマンドをロードしこれを転送する。この転送は上述
のタイミングでなされる。この場合、実行マイクロプロ
グラムは、周期的操作状態にあり、周辺装置からのキャ
ラクタの受取を待つ。

そしてキヤラクタが送出されたことの合図は、信号ＳＴ
Ｏがないときで信号ＳＴが立上ることによりなされる（
第３図の時点Ｔ８）。このため、検出されねばならない
信号ＳＴＩはコマンドの送出に対する返答として受取ら
れる信号ではなく、従つてこのフエーズにおける信号Ｓ
ＴＩはＮＯＲゲート５１によりマスクされる。コマンド
転送フエーズの終末において、ＡＮＤゲート６０はイネ
ーブル状態になりフリツプフロツプ５８をセツトする。
その後に受取られた信号ＳＴＩは、フリツプフロツプ５
８の出力によりイネーブル状態にされたＡＮＤゲート６
２を経て配線５５上に転送される。

同時に、信号ＳＴＩとフリツプフロツプ５８の出力とは
レジスタ３１のローデイングとフリツプフロツプ３４の
セツトを可能にする。マイクロプログラムは、配線５５
上に信号の存在を確認すると、中央処理装置の適当な作
業レジスタに受取った情報を転送するようそれぞれマイ
クロコマンドＣＴ５，ＣＴ４，ＣＴ６を発し、フリツプ
フロツプ５６，５８をりセツトし、返答信号ＳＴＯを発
生させる。

この時点でマイクロプログラムの実行は、配線５５の条
件信号の待機により再び条件づけられる。

この条件信号はＳＴＯが立下げられた時に限り再び立上
る。以上のように、前述した構成は、第３図に示された
対話（信号交換）の実施を可能にするものである。

データ転送操作は、一旦開始されたならばその後は簡単
な情報交換構造により継続し得る。

次に、中央処理装置からのデータ転送について、第４と
６図を参照して説明する。この場合、周辺装置は割込み
要求１ＮＴＢを送出する。

この割込み要求１ＮＴＢは、優先順位回路網３に転送さ
れる。

優先順位回路網３は、割込み要求ＩＮＴＢより優先順位
の高い別の割込み要求が実行中でない場合は、信号ＰＳ
を発生して当該割込みチャンネルにマシンサイクルを割
当てる。制御ユニツト２は、マイクロコマンドＣＴｌ，
ＣＴ６を発生し、転送すべきキャラクタを出力データレ
ジスタ３０にロードする。この転送は、前述した自動的
タイミングで行われる。

Ｚ１ 転送の間、インターフエイスにおける信号ＩＮＴＢは配
線６５にある信号によりマスクされる。

この配線６５の信号は、信号ＳＴＯをインバータ６６で
反転して得られ、ＡＮＤゲート６３を制御する。このマ
スク作用により、中央処理装置は、後続のマシンサイク
ルにおいて、他の演算処理（たとえそれがより低い優先
順位のものであつても）の実行に従事できる。

中央処理装置からのキャラクタ転送が実行され信号ＳＴ
Ｏがロジツクレベル０に立下ると、周辺装置は新らしい
割込み要求１ＮＴＢを送ることができ、上述したサイク
ルが繰返される。

中央処理装置に対するデータ転送の場合も、上述と同様
にして行われる。

このデータ転送の準備フエーズの間、フリツプフロツプ
５６と５８はセツトされる。

フリツプフロツプ５６の直接出力５６Ｄは、チヤンネル
ロジツクの条件付けに加え、ゲート６４の入力に供給さ
れる。

ゲート６４が信号ＰＳによりイネーブル状態にされる時
、ゲート６４の出力６７は、以下に述べる理由により制
御ユニツト２に送出される。

周辺装置は、あるキヤラクタを送る用意が出来ると、そ
のインターフエイスにキヤラクタをセツトするとともに
信号ＳＴＩとＮＴＢとを送る。その結果、キヤラクタは
レジスタ３１にロードされる。割込み要求が優先順位回
路網３により検出され受取られると、当該チヤンネルが
信号ＰＳにより選択されると同時に制御ユニツト２はマ
イクロコマンドＣＴ５とＣＴ６を発してレジスタ３１か
ら適当な作業レジスタヘキャラクタの転送を行い、さら
に信号ＳＴＯを生じる。

信号ＳＴＯの全期間にわたつて信号１ＮＴＢは、インタ
ーフエイスにあるならば、ロジツクレベル０にある配線
６５上の信号によりマスクされる。

信号１ＮＴＢ，ＳＴ，ＳＴ０がロジツクレベル０に立下
ると、周辺装置は別の割込み要求ＩＮＴＢを送つて上述
のデータ転送サイクルが反復される。データ転送の終了
は、最後に転送されるキヤラクタと共に信号ＣＯ又はＳ
Ｉが送出されることより示される。

ＺＺ 優先順位回路網 第７図は、優先順位回路網の実施態様を示すプロツク図
である。

各チャンネルについて、チャンネルロジツクは、２つの
配線、即ちサービス割込み要求を送るための配線と、キ
ヤラクタ交換用割込み要求を送るための配線とにより、
優先順位回路網に接続されている。

第７図において、入力配線１ＮＴＡ１， ＩＮＴＡ２，ＩＮＴＡ３，ＩＮＴＡ４，ＩＮＴＢ１，Ｉ
ＮＴＢ２，ＩＮＴＢ３，ＩＮＴＢ４が示されている。

各配線に割当てられた順位桁は、これに対応するチャン
ネルを示す。

配線１ＮＴＡ１，ＩＮＴＡ２，ＩＮＴＡ３，ＮＴＡ４は
、（望ましくは電子式で個々に制御される）１組のスイ
ツチ９０に接続される。このスイツチ９０は、配線１Ｎ
ＴＡ１，ＮＴＡ２，ＩＮＴＡ３，ＮＴＡ４を配線１０１
，１０２，１０３，１０４叉は配線１０５，１０６，１
０７，１０８に対して接続する。

このスイツチのセツト９０は、手動により、あるいは電
子回路を介して中央処理装置自体により制限できる。１
９７４年３月３０日発行のイタリア特許第９７１３０４
号には、例えば中央処理装置からのコマンドにより動的
に制御され、各種チャンネルに変更可能な優先順位を割
当てるシステムが示されている。

相対的に順々と低くなる優先順位が配線１０１，１０２
，１０３，１０４に割当てられる。

これらの配線に送られた割込み要求は、［フアーストサ
ービス」と称されるより高い優先順位を有するクラスの
サービスに対する割込み要求と解釈される。

前記配線１０１〜１０４より低くかつ相対的に順々と低
くなる優先順位が配線１０５，１０６，１０７，１０８
に割当てられる。

これらの配線１０５〜１０８に送られる割込み要求は、
「スローサービス」と称される低い優先順位のクラスの
サービスに対する割込み要求として解釈される。

このように、スイツチング回路網９０は配線ＮＴＡｌ，
ＮＴＡ２，ＩＮＴＡ３，ＩＮＴＡ４の割込み要求が「フ
ァーストサービス」の要求であるか「スローサービス」
の要求であるかを選択的に解釈する。

明らかに、この様な実施態様は唯一のものではなく、例
えば各インターフエイスチヤンネルは異るクラスの割込
み要求を送るための複数個の配線を有してもよい。

配線１ＮＴＢ１，ＩＮＴＢ２，ＩＮＴＢ３，ＮＴＢ４は
、キヤラクタ交換要求に対する第３の優先順位レベルを
割当てられ、これはＩＮＴＡにおける割込み要求より高
いものである。

配線１０１・・・・・・１０４上の各信号は、マシンサ
イクルの端末において制御ユニツト２から周期的に送ら
れるパルスＳＥＴｌにより規定される時点において、レ
ジスタ１１３内に記憶されるｏ配線１０５・・・・・・
１０８上の各信号は、パルスＳＥＴｌと同期して制御ユ
ニツト２から送られるパルスＳＥＴ２により規定される
時点で、レジスタ１１４に記憶される。

配線１ＮＴＢ１・・・・・・ＩＮＴＢ４上の各信号は、
ＳＥＴｌと同期して制御ユニツト２から送られるパルス
ＳＥＴ３により規定される時点で、レジスタ１１５内に
記憶される。

レジスタ１１３，１１４，１１５の出力１２６ないし１
３７は、排他的論理マトリクス９１の対応入力にそれぞ
れ接続される。

この排他的論理マトリクス９１の構成は周知で、例えば
前記イタリア特許９７１３０４号にも開示されている。
この排他的論理マトリクス９１の機能は、最優先順位の
入力信号を出力１４１ないし１５２の１つに転送するこ
とにある。従つて配線１２６・・・・・・１３７におい
ては、複数個の割込み要求信号が同時に存在出来る一方
、配線１４１・・・・・・１５２においては唯１つの信
号が最高順位の入力に対応して存在する。

既に述べた様に、少なくともサービス要求については、
割込み要求の解釈と受付は、複数個のマシンサイクルか
らなる時間間隔において発生する複合的な応答（情報交
換）を伴なう。

信号ＳＥＴ（ＳＥＴｌ，ＳＥＴ２，ＳＥＴ３）が各マシ
ンサイクルにおいてレジスタ１１３，１１４，１１５の
ローデイングを可能にする場合、各サービスまたはキヤ
ラクタ交換が（１つのマシンサイクルより長い時間間隔
を要するのであれば）それより高い優先順位の割込み要
求が生成することによつて割込まれることがある。以下
に述べる如く、特定の資源がサービスクラスおよびキャ
ラクタ交換に対して設けられるため、適当な条件回路網
によって幾つかの割込みを不能にすることによりそのよ
うな割込みの事態を阻止する必要がある。特に、キャラ
クタ交換の操作に対して少なくとも複数個のマシンサイ
クルと単一制御資源とが必要であると予見される場合は
、キャラクタ交換の操作は相互に割込不可能である必要
がある。

又、単一制御資源ど保持用レジスタが［スローサービス
］クラス全体に対して設けられる場合は、全てのスロー
サービス割込み要求を相互に割込み不能にする必要があ
る。最後に、もし単一制御資源と保持用レジスタが［フ
アーストサービス］クラス全体に対して設けられる場合
は、全てのフアーストサービス要求を相互に割込み不能
とする必要がある。

第７図には、必要な条件回路網が示される。

すなわちスイツチング回路網９０の出力１０２とマトリ
クス９１の対応出力１４２とが、ＡＮＤゲート９２の入
力側に接続される。同時に、回路網９０の出力１０３と
マトリクス９１の対応出力１４３とがＡＮＤゲート９３
の入力側に接続され、回路網９０の出力１０４とマトリ
クス９１の出力１４４とがＡＮＤゲート９４の入力側に
接続されている。

ＡＮＤゲート９２，９３，９４の出力はＮＯＲゲート９
５の対応する入力側にそれぞれ接続される。

ＮＯＲゲート９５の出力は、ＡＮＤゲート９６を介して
セツトＳＥＴｌによるレジスタ１１３のセツトを制御す
る。もし１つ以上の割込み要求が配線１０１，１０２，
１０３，１０４のいずれか１つに生起し、レジスタ１１
３が空状態になつている場合は、第１の信号ＳＥＴｌが
レジスタ１１３のローディングを可能化し、より高い優
先順位を有する割込み要求がマトリクス９１の対応出力
配線に現われる。

この時点からは、どの後続ＳＥＴｌ信号も、レジスタ１
１３への入力側において受付けられている割込み要求が
立下る迄、条件回路網により抑止される。同じクラス内
で相対的により高い優先順位を有する後続の割込み要求
は、前の割込み要求のサービスが行われる迄検出されな
い。

一方、同時に検出された低い優先順位のクラスの割込み
要求は、より高い優先順位の割込み要求が存在する限り
マトリクス９１によりマスクされている。

従つて、配線１０１・・・・・・１０４における割込み
要求は、仮りにこれ等の要求が例えば配線１０５，１０
６，１０７，１０８における低い優先順位クラスの割込
み要求に優先出来てそれらに割込むことができても、相
互には割込むことができない。

前述したものと同一の条件回路網（図示せず）がスロー
サービスに対応する割込み要求を相互に割込み不能とす
る。しかしこれらとは対照的に、信号ＳＥＴ３は、配線
９７に現われたときにキヤラクタ交換が実行中であるこ
とを示しＮＯＴ要素１６３により反転される信号により
ＡＮＤゲート１００のみを介して条件付けされる。

配線１４１・・・・・・１４４眼０Ｒゲート９８を通し
て配線９９にグループ化される。

この配線９９には、フアーストサービスを表示する割込
み信号が現われる。

この割込み信号は、制御ユニツト２とフアーストサービ
スに供される資源を選択する演算ユニツト４とに送られ
る（第１図の配線１８と１７）。

同時に、配線１４５・・・・・・１４８は０Ｒゲート１
５３を通して配線１５４にグループ化され、配線１４９
・・・・・・１５２は０Ｒゲート１５５を通して配線１
５６にグループ化される。これ等の配線１５４，１５６
は、制御ユニツトと演算回路網とに対してそれぞれスロ
ーサービス要求およびキャラクタ交換を表示する割込み
信号を送るのに用いられる。

さらに、配線１４１，１４５，１４９は０Ｒゲート１５
７を通して配線１５８にグループ化されている。

而して、第１のチヤンネルを選択する信号がこの配線１
５８に現われる。

この信号１１ζもし第６図の信号ＰＳが第１のチヤンネ
ルに差し向けられるならば、信号ＰＳに対応する。

同様に、配線１４２，１４６，１５０は０Ｒゲート１５
９を通して配線１６０にグループ化される。

この配線１６０には、第２のチャンネルを選択する信号
が現われる。同様にして、配線１４３，１４７，１５１
は０Ｒゲート１３８を通してグループ化され、配線１４
４，１４８，１５２は０Ｒゲート１３９を通して配線１
６２にグループ化される。

チャンネル選択配線１５８，１６０ク１６１ラ１６２は
、各チャンネルのチヤンネルロジツクに接続され、対応
チャンネル選択コマンドＰＳ（第６図）を与える。

更に、これ等配線１５８，１６０，１６１，１６２は、
演算回路網に接続され、各チャンネルに供される資源を
選択するための適当なコマンドを与える。

制御ユニツト 第８Ａ，８Ｂ図は、第８図に示すように互いにつなぎ合
わされて参照されるべきもので、コンピユータの制御ユ
ニツト２のプロック図である。

この制御ユニツト２は、例えば読出し専用メモリＲＯＳ
からなる制御メモリ２００（第８Ａ図）と、タイミング
回路２０１と、タイミング回路網２０２（第８Ｂ図）と
を備える。理解を容易にするため、最初にタイミング回
路２０１およびタイミング回路網２０２を説明するのが
便利である。

タイミング回路２０１は、外部の「ＳＴＡＲＴ」信号に
より、またはそれ自体の出力によりトリカーされる中間
タイプ付遅延線からなり、タイミングパルス列を周期的
に発生する。

あるいは又、基本周波数を発生する高周波発振回路を使
用し、この基本周波数から分周器を介してタイミングパ
ルス列を得ることもできる。

タイミング回路２０１の動作は「ＳＴＯＰ」入力に与え
られた停止コマンドにより各サイクルの終端で停止出来
る。タイミングパルスのあるものは、出力Ｔｌ，Ｔ２，
Ｔ３・・・・・・ＴＮを経てコンピユータ内のいくつか
の要素に直接転送され、それらの要素においてこれ等パ
ルスは予め定められたＡＮＤゲートの開閉作用を周期的
に制御する。

他のタイミングパルスＴＣｌ，ＴＣ２・・・・・・ＴＣ
Ｎは、タイミング回路網２０２に与えられる。

このタイミング回路網２０２は、制御ユニツト２から１
組の信号即ちマイクロコマンドＣｌ，Ｃ２，・・・・・
・ＣＮを受取り、タイミングパルスＴＣｌ，ＴＣ２・・
・・・・ＴＣＮで制御される場合ＡＮＤゲートおよびフ
リツプフロツプを介して適当な持続期間を有する複数個
の適当な調時マイクロコマンドＣＴｌ，ＣＴ２，・・・
・・・ＣＴＮｌを発する。このような調時マイクロコマ
ンドＣＴｌ，ＣＴ２・・・・・・ＣＴＮは、図示されな
い適当なコマンドの分配回路網を経て、制御ユニツト内
部や演算回路網、メモリーユニツト等のコンピユータ内
の適当な要素に分配される。第８図以降において、各ゲ
ート要素（原則として円で表示する）に対する入力の矢
印は、特に別段の表示のない場合は、その矢印により表
わされる経路を介して適当なタイミングの信号Ｔ１・・
・・・・ＴＮ叉はマイクロコマンドＣＴｌ・・・・・・
ＣＴＮが与えられる事を示す。

タイミング信号と調時マイクロコマンドとの相違は、タ
イミング信号が常に各マシンサイクル内で発生する（事
実、タイミング信号は全く条件付けされていない）に対
し、調時マイクロコマンドＣＴｌ・・・・・・ＣＴＮは
特定のサイクル内で対応するマイクロコマンドＣ１・・
・・・・ＣＮが存在する場合に限りその特定のサイクル
内で発生する点である。

制御ユニツト２は、ＲＯＳメモワ２００に加えて、メモ
リ２００に対する出力レジスタ（ＲＯＲ）２０３と、デ
コーディング回路網２０４と、各クラスのサービスにつ
いて各々割当てられた複数個のアドレスレジスタ（ＲＯ
ＳＡＲＳＶ）２０５、（ＲＯＳＡＲＳＬ）２０６、（Ｒ
ＯＳＡＲＣＩ）２０７とを具備する。

すなわち、フアーストサービスクラス用レジスタ（ＲＯ
ＳＡＲＳＶ）２０５と、スローサービスクラス用レジス
タ（ＲＯＳＡＲＳＬ）２０６が設けられる。

更に、内部演算操作を監視するマイクロプログラムのア
ドレスを記憶するのに用いられるレジスタ（ＲＯＳＡＲ
ＣＩ）２０７が設けられる。

キヤラクタ交換操作用のレジスタを設ける事は可能であ
るが、しかしこの操作は限られた数のマイクロ命令で足
りるため、後述するようなハードウエアシーケンサによ
りそのようなマイクロ命令を作る事が望ましい。この制
御ユニツト２は、更に補助アドレスレジスタ（ＲＯＳＡ
Ｒ）２０８と、ＲＯＳのアドレスを増分するカウント叉
はインクルメント回路網２０９と、２個のセルを有する
２進カウンタ即ちハードウエアシーケンサとを有する。

このＲＯＳメモリ２００は、コンピユータの演算を制御
し必要に応じてプログラム命令（プリミテイブ命令）に
より呼出されたりあるいは中央処理装置内で発生する特
殊な事象により呼出されるマイクロプログラムから構成
される、例えば１８ビツトの２進マイクロワードを含む
。

ＡＮＤゲートの組２１１，・・・・・・，２２５は、通
信経路にわたる信号の転送を制御する。前述したように
、各ＡＮＤゲートの組はタイミングパルスＴｉ又は調時
マイクロコマンドＣＴｊにより制御される。

各ＡＮＤゲートの組は、単一の配線として表示された配
線の組に与えられる複数個の適当な信号を入力として受
取り、イネーブル状態にされたときそれらの信号を出力
側に転送する。

ＡＮＤゲートの組２１１により制御される経路２２６上
において、２進形式の予め設定されたＲＯＳアドレスを
表わす信号の組をロードする事が可能である。

この様なＲＯＳアドレスは、例えばコンソール（制御卓
）のキーにより、あるいは適当な電気的コマンド信号に
より、コンピユータの初期化ローデイングを通して得ら
れる。

特にコンピユータの初期化フエーズの間、ゲートの組２
１１，２１５，２１６を介してレジスタ２０５，２０６
に、それぞれフアーストサービス割込み要求およびスロ
ーサービス割込み要求の実行を監視するマイクロプログ
ラムの始動アドレスをロードする事ができる。

そしてマイクロプログラムが実行されたならその始動ア
ドレスに自動的にリターンさせることができる。ＡＮＤ
ゲートの組２１８，２１９，２２０と同様に、ＡＮＤゲ
ートの組２１５，２１６，２１７はそれぞれ、配線９９
から受取るフアーストサービス信号ＳＶと、配線１５４
からのスローサービス信号ＳＬと、内部演算信号ＳＣ（
前の２つのサービス信号がないときに発生される）によ
り、それぞれ制御される。

ノード点２３１にあるアドレスは、それら各信号ＳＶ，
ＳＬ，ＳＣＩの有無に従つてレジスタ２０５，２０６，
２０７のいずれかに選択的にロードされる。

ゲートの組２２１が（タイミング信号により）Ｚンイネ
ーブル状態になると、ＲＯＳメモリ２００はアドレス指
定され、読出されたマイクロワードはゲートの組２２３
を経てＲＯＲレジスタ２０３に転送される。

このマイクロワードは、レジスタ２０３の出力側に出さ
れるとゲート２２５を経てデコーデイング回路網２０４
に転送される。

そしてデコーデイング回路網２０４から適当なマイクロ
コマンドが生成される。レジスタ２０５，２０６，２０
７のいずれかに保持されるＲＯＳアドレスは種々の方法
で更新される。

ＲＯＳアドレスはゲートの組２２２を経てレジスタ（Ｒ
ＯＳＡＲＩ）２０８にロードされ、さらにここからイン
クルメント回路網２０９に送られ、そこで例えば１だけ
増分される。

このようにして更新されたアドレスは、次いで経路２２
９およびゲート組２１４を経て被選択アドレスレジスタ
に再びロードされる。

あるいは、このＲＯＳアドレスは、レジスタ（ＲＯＲ）
２０３に存するマイクロワードにより示される適当な量
Ｋだけ増分され、経路２３０とゲートの組２２４を経て
インクルメント回路網２０９に与えられる。

更に別の例としては、ＲＯＳメモリ２００から読出され
てＲＯＲにロードされたマイクロワードにより新たなＲ
ＯＳアドレスが得られる。

すなわち、ある数のビツトが経路２３０とゲートの組２
１３を経て部位２３１に転送され、こｋから選択的にイ
ネーブル状態にあるゲートの組２１５，２１６または２
１７を経て所望のＲＯＳＡＲレジスタに転送される。そ
の他アドレス指定能力は、ゲートの組２１２により制御
される経路２３２を通して得られる。

すなわちこの経路２３２は、以下に記述するコンピユー
タの演算ユニツトに含まれる作業レジスタの１つである
Ａレジスタの内容を被選択ＲＯＳＡＲレジスタにロード
可能にする。このようなレジスタＡの内容は、以下に明
らかにするように、作業メモリからだけでなく演算ユニ
ツトの別のレジスタや周辺装置からも得られるため、一
般的にＲＯＳアドレス指定はコンピユータ内部の任意の
情報源あるいはコンピユータに接続された任意の情報源
を用いて行われる。

前述した制御ユニツトにおいて、マイクロコマンドの発
生機能は、マイクロプログラムメモリＲＯＳに排他的に
割当てられるものではない。

すなわち、キヤラクタ交換の操作を制御する場合には、
たとえＲＯＳＡＲレジスタとマイクロプログラムをこの
特定操作のために充当する事が可能であつても、ハード
ウエアシーケンサを用いる事が望ましい。事実、キヤラ
クタ交換操作は非常に簡単で基本的な演算操作の実行を
中央処理装置内で要し、この演算操作は非常に限定され
た数（例えば２つ）のマシンサイクルで実行される。

従つて、特に簡単なロジック回路により制御用マイクロ
コマンドを得る事がより好都合である。２種類のキヤラ
クタ交換、すなわち中央処理装置へのキヤラクタ入力転
送および中央処理装置からのキャラクタ出力転送に必要
なマイクロコマンドの特徴づけは、チヤンネルロジツク
から出て、中央処理装置のデコーデイング回路網２０４
に接続される配線６７に送られる信号により、得られる
。

ハードウエアのシーケンサは、実質的に、カスケード接
続された２つのフリツプフロツプ２４０，２、４１から
なる。

配線１５６から受けたキャラクタ交換の割込み要求は、
セツトされたフリツプフロツプ２４０のクロツク入力に
周期的タイミングパルスＴ６を転送するようＡＮＤゲー
ト２４２をイネーブル状態にする。

フリツプフロツプ２４０の直接出力２４３は、配線６７
の信号と共にデコーデイング回路網２０４に送られ、こ
れにより回路網２０４においてキヤラクタ交換に必要な
第１の組マイクロコマンドが生成される。

さらにフリツプフロツプ２４０の直接出力２４３は、フ
リツプフロツプ２４１のクロツク入力に接続されるとと
もに配線９７およびインバータ１６３（第７図）を介し
てＡＮＤゲート１００に接続され、そのとき実行中の装
置サイクルの終端において別のキャラクタ交換の割込み
要求が受付けられるのを禁止する。

次のマシンサイクルで、後続のタイミングパルスＴ６は
フリツプフロツプ２４０をりセツトし、配線２４３上の
信号の立下り前縁部はフリツプフロツプ２４１をセツト
する。フリツプフロツプ２４１の直接出力２４４は、デ
コーデイング回路網２０４に供給され、ここで当該キヤ
ラクタ交換操作を終結するために必要な新らしいマイク
ロコマンドの組を発生させる。この直接出力２４４は更
にＡＮＤゲート２４５の入力側に供給される。このＡＮ
Ｄゲート２４５はタイミングパルスＴ６を受取りこのパ
ルスＴ６をフリツプフロツプ２４１のりセツト入力に与
える。従つて、この第３のパルスＴ６によりフリップフ
ロップ２４１はりセツトされる。

配線１５６上の割込み信号は、第３のパルスＴ６が受取
られてフリツプフロツプ２４０に対しもはや何の作用も
なさなくなる以前に立下る事に注意されたい。

配線１５６上の信号の立下りは、既に述べた様に、割込
み要求１ＮＴＢが検出されるとこのＩＮＴＢが直ちにマ
スクされ（第６図）、かつ信号ＳＥＴ３がパルスＴ６に
適当に先立つて存在する事によるものである。

従つて、２つのマシンサイクルがキヤラクタ交換の終了
に用いられると（つまり、第２のパルスＴ６によつてフ
リツプフロツプ２４０がりセツトされると）、コンピユ
ータＧ鰯１」のチヤンネルのサービスに従事するか（優
先順位回路網はもはや配線９７の信号により抑止されて
はいない）あるいは内部演算に従事する。

キヤラクタ交換の間、ＲＯＲレジスタ２０３の出力は、
配線２４３，２４４に両入力を接続したＮＯＲゲート２
４６の出力により制御されるＡＮＤゲートの組２２５に
より抑止される。

結論として云える事は、第８Ａ図、第８Ｂ図につき前述
した制御ユニツト２においては各種のサービスクラスに
対する資源が設けられており、これらを詳細に列挙すれ
ば、ファーストサービス用のアドレス指定レジスタＲＯ
ＳＡＲＳＶと、スローサービス用のアドレス指定レジス
タＲＯＳＡＲＳＬと、 キヤラクタ交換用ハードウエアシーケンサ（主としてフ
リツプフロップ２４０，２４１からなる）である。

これらの資源はどのチヤンネルにも専用的に供されるも
のでなく、各時点において優先順位回路網によりあるチ
ヤンネルに割当てられるものである。

加えてこの制御ユニツト２は、特定の条件を検査するロ
ジツク回路網と、コンピユータ内で生起する条件即ち特
定の状態を維持するための適当な数のレジスタとを具備
する。

チヤンネルロジツク（第６図）に関しては、フアースト
サービスまたはスローサービスの実行においてキャラク
タの転送が既に行われたことを示す信号を制御ユニツト
２に送るために、配線５５が用いられることがわかる。

またチヤンネルロジツク内のフリツプフロツプ３４が、
受取つた情報を状態情報として特徴づける信号ＳＩを記
憶するのに用いられる事がわかる。

これ等の信号は、制御ユニツトの作動態様を変化させる
ことより制御ユニツトに作用する。例えば、あるサービ
スのためのマイクロプログラムは、配線５５に信号がな
い場合に、あるルーチン即ち望ましくは単一のマイクロ
命令を再循環させるように記述される。換言すれば、こ
のリサイクルマイクロ命令は１ブランチであり、配線５
５に信号がある場合にはマイクロプログラムは進行して
次のマイクロ命令がアドレス指定され、そうでない場合
つまり配線５５に信号がない場合には同じマイクロ命令
が再び呼出される。

この事は、配線５５上の信号がインクルメントユニツト
２０９の演算を監視するマイクロコマンドに対する条件
信号として作用する事を意味する。

ある場合には、アドレスの増分操作が抑止されてマイク
ロ命令のアドレスは変化せず、他の場合にはマイクロ命
令自体の指定するものによつてアドレスが変えられる。
然しながら、マイクロプログラムの実行において他の条
件を考察せねばならない。

マイクロプログラムの実行は１マシンサイクルより長い
時間間隔の間演算ユニツトの介在を要するため、この演
算ユニツト内で生起する条件の軌跡を維持する事が必要
となる。

この様な条件は、基本的には、オペランドＮＺ２に対す
る復号演算の結果、オペランド符号あるいは後続のサイ
クルで使用されるべき切捨て桁送り（ＣａｒｒｙＯｕｔ
）ＣＯＴ又は切上げ桁送り（Ｃａｒｌｙｉｎ）ＣＩまた
は特定コンピユータに固有の他の条件である。

第８Ｂ図に示すように、この様な諸条件は、それぞれフ
アーストサービス、スローサービス、内部演算に供され
るレジスタ（インジケータレジスタ）３２１，３２２，
３２３内に記憶される。

優先順位回路網３は、配線９９，１５４，ＳＣＩ上の信
号により、ゲートの組３２４，３２５，３２６を制御し
て使用レジスタを選択し、こｋに所望の情報をロードす
る。

同時に、優先順位回路網３は、選択されたレジスタから
ゲートの組３２７，３２８または３２９を介して所望の
情報を読出し、これを条件デコーデイング回路３３０に
転送する。

この回路３３０の出力はマイクロコマンド生成回路網２
０４に送られる。従つて、回路網２−０４から発せられ
るマイクロコマンドは、レジスタＲＯＲから受取つたマ
イク口命令とデコーデイング回路網３３０から受取つた
条件信号とに依存する。

マイクロコマンド生成回路網２０４は、ゲートの組３３
２，３３３を介して配線５５からの信号、およびチヤン
ネルロジツクのフリツプフロツプ３４の出力２３４（第
６図）からの信号をも受取る。

従つて、この場合でも、チヤンネルではなくサービスク
ラスに供された資源の存在が明らかにされる訳である。

多目的資源を有する必要性は、異なるサービスクラスが
階層構造的に割込み可能であると云う事実によるもので
ある。

従つて、割込みサービスが満されたときにマイクロプロ
グラムを再び開始するよう割込みの以前に存したマイク
ロプログラム条件のトラツクを維持することが必要であ
る。演算ユニツトおよび作業レジスタ第９図は、コンピ
ュータの演算ユニツトと作業レジスタを示す。

この演算ユニツトは、２つのレジスタバンク２５０，２
５１と、出力レジスタＡと算術／論理演算回路網２５２
とを具備する。

レジスタバンク２５０は例えば３２個のレジスタからな
り、各レジスタは１８ビツトを有し、上述した優先順位
回路網３から送られてきた信号と入力側２５６からのマ
イクロコマンドコードとによりアドレス指定される。

優先順位回路網３から受取つたコマンドに対しては第７
図と同じ参照番号が付されている。

この様なアドレス指定に続き、バンクレジスタの入力側
に対するゲートの組２５３のコマンド、および／または
バンクレジスタに対する出力側のゲートの組２５４のコ
マンドに応じて、経路２５５から受取つた情報をアドレ
ス指定されたレジスタに記憶し、および／または選択さ
れたレジスタに記憶されていた情報を出力レジスタＡに
ロードすることができる。更に、レジスタＡの内容は、
分配経路２５７に与えられ、選択的にゲートの組を介し
て算術演算ユニツト２５２に供給されあるいは経路２９
０を経て作業メモリ（第１０図）をアドレス指定するの
に用いられるアドレス指定レジスタＶＩに供給される。

叉、レジスタＡの内容は、経路２５９とゲートの組２６
０を経てレジスタバンク２５１に送られるとともに、経
路２３２を経てマイクロプログラムメモリアドレス指定
レジスタ２０５，２０６または２０７（第８Ａ図）に送
られる。

レジスタバンク２５１は３２個のレジスタからなつてい
るが、各々のレジスタは１８ビツトを有し、優先順位回
路網から受取る信号と、入力２６１を介してのマイクロ
コマンドとによりアドレス指定される。

アドレス指定されたレジスタの内容は、常に分配経路２
６２に現われ、ここから適当なゲートを経て演算回路網
２５２に選択的に与えられる。

更に、バンク２５１内のアドレス指定されたレジスタに
は、多くの資源から受取つた情報がロードされる。既に
述べたように、レジスタＡに含まれるデータ内容は経路
２５９とゲートの組２６０とを経てレジスタバンク２５
１に転送され得る。

第９図において、周辺装置からデータを受取る資源が経
路２６３である。

この経路２６３は、チヤンネルロジツクのレジスタ３１
（第６図）の如きチャンネルレジスタから送られてくる
情報を集める。経路２６３は、ゲートの組２６４により
制御される。

別の資源ぱ、ゲートの組２６６により制御される。

主メモリからのデータ経路２６５である。レジスタバン
ク２５１においては、ゲートの組２６８により制御され
るチヤンネル２６７を介して予め固定された情報内容を
レジスタバンク２５１にロードすることも可能である。
チャンネル２６７にはコンソールキーの操作により生成
される情報が送られてくる。

２つのバンク２５０と２５１は、これら両バンク内で所
望のレジスタを同時にアドレス指定するよう、並列的に
制御される。

レジスタバンク２５０において、この事は出力レジスタ
Ａの存在により明らかであるが、同じことがレジスタバ
ンク２５１に関してもいえる。

すなわち、出力レジスタＡと同様の被アドレスレジスタ
Ｂが存在する。レジスタＡ．！１．Ｂは、演算回路網２
５２に供されるべき２つのデータを物理的に保持する。

この演算回路網２５２は、分布経路２５７，２６２およ
び幾つかのゲートを介してレジスタＡとＢに接続されて
いる。

実施されるべき演算の種類と、扱われる情報の「フオー
マツト」（２進法、アンパツク桁、パツク桁等）と、レ
ジスタおよび演算回路網の並列形態とに従い、ゲート群
は適当に構成される。

添付図面において、各レジスタは例えば１８ビツトの並
列配列を有し、この事は演算回路網２５２についても同
じである。これにより、２つの「バイト」について並列
的な予め定めた演算の実行が可能になるが、勿論単一の
バイトに対する演算能力も除外されない。

この理由から、演算回路網２５２の入力側を分配経路２
５７と２６２に接続する各ゲートは、それぞれ参照番号
２６９，２７０，２７１，２７２のクリドプに分けられ
る。なお円で囲まれた各グループについて、そのグルー
プにより制御されるビツトの番号を円内に表示する。

演算回路網２５２の出力はゲートの組２７４，２７５を
介してコレクタチヤンネル２７９に接続されている。

演算回路網２５２の出力は更にゲートの組２７６，２７
７を介してデコーデイング回路網２７８に接続される。

このデコーデイング回路網２７８は、例えば全てが零、
即ち各ゲートの組に対応するビツトグループについて全
て零になる様な特定の出力ビツト形態を検出する。この
様なデコーデイング回路網の出力ＮＺ２は、実行された
演算を適当にチエツクする必要があるときに用いられる
条件信号である。

この演算回路網は周知の論理回路構造に従い集積回路技
術を採用して構成しても良い。演算回路網の詳細な説明
については、コンピユータに関する一般資料、例えばロ
バート・Ｓ・レツドレイ著の「デイジタルコンピユータ
および制御エンジニアリング一１ （マクグロウヒル・
パート４）なる文献に見出される。

更に、１９７３年７月１０日付出願のイタリア特許願第
２６３９７Ａ／７３号（対応日本特許出願：特願昭４９
−７８６１５号）には、演算回路網を複数の独立した機
能回路網から構成するようにした電子的データプロセサ
の実施態様の記述がある。

従つて、より詳しいことはこの出願を参照されたい。こ
の演算ユニツトは、一般に次の種類の演算を行う必要が
ある。

即ち、一２進又は１０進演算（加算、減算およびある場
合に乗算と除算）一輪理演算ＡＮＤ／０Ｒ／排除／又は
比較−シフト演算 一インクルメント演算Ｈ−１、−１ 実行されるべき特定の演算は制御ユニツトから受取る１
組のマイクロコマンド２９９により定められる。

演算部の記述を完了するため、コレクタ経路２７９が経
路２５５に接続されることに注意されたい。

従つて、演算回路網２５２で実施された演算の後コレク
タ経路２７９に与えられたデータは、適当なバンクのレ
ジスタ２５０に転送記憶され、これからレジスタＡに、
次いで主メモリに記憶され、または周辺装置への転送の
ためバンク２５１に転送記憶される。事実、レジスタバ
ンク２５１の出力側の分配経路２６２は、経路２８０と
一方のゲートの組２８１を介して主メモリと連絡し、又
ゲートの組２８３と経路４３（第６図）を介して選択的
に作動状態にされる周辺装置と通じる。

レジスタバンク２５１は２バイトの並列配列であるが、
出力データ経路４３は１バイトの並列配列を有するため
、経路２８２には一時に１キヤラクタが転送される。

そして残りの１キャラクタは演算回路網におけるシフト
演算を施され、次いでバンク２５１に再びロードされ、
その後経路２８２に転送されてよいこの演算ユニツトに
は、分配経路２５７，２６２をコレクタ経路２７９に直
接接続するため、ゲートの組２８６，２８７により制御
される２個のバイパス経路２８４，２８５が設けられて
いる。

こｋで重要な事は、レジスタバンク２５０，２５１は構
造的観点からみるとそれぞれ単一の物理的ユニツトを構
成するが、機能的観点からみるとそれぞれ複数個のバン
クレジスタを形成しており、各バンクレジスタは、特定
のタスクに充てられ、優先順位回路網から送られてくる
信号により選択される。すなわち、レジスタバンク２５
０においては、組Ａ−ＳＶはフアーストサービスに関す
る情報を含むよう専用化され、組Ａ−ＳＬはスローサー
ビスに関する情報を含むよう専用化され、組Ａ−ＣＩは
内部演算に関する情報を含むよう専用化され、又４つの
組Ａ−ＳＣｌ，Ａ−ＳＣ２，Ａ−ＳＣ３，Ａ−ＳＣ４は
各チヤンネルのキヤラクタ交換に関する情報を含むよう
専用化され、あるいは広く各チヤンネノレ用に供される
。

同様に、レジスタバンク２５１においては、Ｂ−ＳＶ，
Ｂ−ＳＬ，Ｂ−ＣＩ，Ｂ−ＳＣｌ，Ｂ−ＳＣ２，Ｂ−Ｓ
Ｃ３，Ｂ−ＳＣ４が上述のＡ−ＳＶ，Ａ−ＳＬ，Ａ−Ｃ
Ｉ，Ａ−ＳＣｌ，Ａ−ＳＣ２，Ａ−ＳＣ３，Ａ−ＳＣ４
に対応する。

これ等の各組は、特殊な演算（サービス）クラスの実行
に供され、対応するチヤンネルに厳密に関連付けられた
キヤラクタ交換資源を除外することにより各入出力チャ
ンネルに選択的に割当られ得る。更に、これらレジスタ
組は同数のレジスタを含むものではなく、各々はその関
連サービスの特定の必要性に応じて大きさが定められて
いる。

この様に、キヤラクタ交換資源は２つのレジスタに限定
され得るが、内部演算用の資源、スローサービス用の資
源およびフアーストサービス用の資源は、例えば各６個
以上のレジスタ又は各組で異なる数のレジスタからなる
。レジスタをアドレス指定するのに必要なマイクロコマ
ンド２５６と２６１の数を最少限度に抑えるため、アド
レス指定哄各マシンサイクルの最初に優先順位回路網が
発する信号で供用資源を選択することにより行われる。

この様な優先順位回路網信号は、チャンネル選択コマン
ドあるいはサービスクラス選択コマンドからなつている
。

これ等のコマンドは、各マシンサイクルにおいて所望の
資源を選択する。

資源内での１レジスタの選択は、次に制御ユニツトが発
生するマイクロコマンドにより行われる。

作業メモリー第１０図はコンピユータのメモリユニツト
を示すプロツク図である。

基本的に、メモリユニツトは、メモリスタツク３０１、
例えば１８ビツトの並列配列を有する磁気コアメモリか
らなるメモリスタツクと、アドレス指定レジスタＶＩと
、データレジスタ［ＤＡＴＡｄと、適当な数の通信経路
とからなる。

アドレス指定レジスタＶＩは、経路２９０（第９図）か
らＡＮＤゲートの組２９１を介してレジスタＡに含まれ
るコード化情報を受取る。

レジスタＡは、第９図に示される演算ユニツトの一部で
ある。レジスタＶＩは、メモリの最大容量に関連する大
きさを有する。

例えば、１８ビツトのレジスタは約２５６０００メモリ
位置のアドレス指定が可能であり、前述したコンピユー
タの並列型式と一致する。

メモリに書込まれるデータは、前述した演算ユニツトの
レジスタＢから経路２８０を介して送られてきて、ゲー
トの組２８１により制御されてデータレジスタ「ＤＡＴ
Ａ」にロードされる。データレジスタ「ＤＡＴＡ］に含
まれるデータは次にアドレス指定されるメモリ位置にロ
ードされる。

メモリから読出されたデータは経路３０２に送られ、ゲ
ートの組３０３を経てデータレジスタ「ＤＡＴＡ」にロ
ードされる。

次にこのデータは、経路２６５を経てレジスタＢに転送
される。

【図面の簡単な説明】

第１図は、本発明によるデータ処理システムの中央処理
装置を示すプロツク図、第２図は、中央処理装置を周辺
装置に接続するためのインターフエイスを示す図、第３
図はインターフエイスを介しての対話（信号交換）の例
示的形態を示すタイミング図、第４図は中央処理装置か
ら周辺装置へデータ交換を行うためのインターフエイス
を介しての対話（信号交換）の例示的形態を示すタイミ
ング図、第５図は周辺装置から中央処理装置へデータ交
換を行うためのインターフエイスを介しての対話（信号
交換）の簡単な例示的形態を示すタイミング図、第６図
はインターフエイスにおける信号の交換を監視するチャ
ンネルロジツクのプロツク図、第７図は本発明による中
央処理装置における優先順位回路網の望ましい実施例を
示すブカツク図、第８Ａおよび８Ｂ図は本発明による中
央処理装置の制御ユニツトの望ましい実施態様を示すプ
ロツク図、第９図は本発明による中央処理装置の演算ユ
ニツトの実施態様を示すブユツク図、および第１０図は
中央処理装置における主メモリの実施態様を示すプロツ
ク図である。 １・・・・・・主メモリ、２・・・・・・制御兼コマン
ド発生ユニツト、３・・・・・・優先順位回路網、４・
・・・・・演算ユニツト、５，６・・・・・・作業レジ
スタバンク、７・・・・・・チヤンネルロジツク、８，
９，１０，１１・・・・・・周辺装置、１２，１３，１
４，１５・・・・・・入出力チヤンネル、１６，１６Ａ
，１７〜２３・・・・・・配線、３０・・・・・・出力
データレジスタ、３１・・・・・・入力データレジスタ
、３２，３３，３４・・・・・ヲリツブフロツプ、３５
，３６，３７・・・・・・１駆動回路、３８，３９，４
０，４１，４２・・・・・・配線レシーバ、４３・・・
・・・チヤンネル、４４・・・・・・ＡＮＤゲート、４
５・・・・・・配線、４８・・・・・・ＡＮＤゲート、
５１・・・・・・ＮＯＲゲート、５２・・・・・・イン
バータ、５４・・・・・・ＡＮＤゲート、５５・・・・
・・配線、５６，５８・・・・・・フリツプフロツプ、
５７，６０，６１，６３，６４・・・・・・ＡＮＤゲー
ト、５９，６５・・・・・・配線、９０・・・・・・ス
イツチ回路網、９１・・・・・・排除マトリツクス、９
３〜９４，９６・・・・・・ＡＮＤゲート、９５・・・
・・・ＮＯＲゲート、９８・・・・・・０Ｒゲート、１
０１〜１０８・・・・・・配線、１１３〜１１５・・・
・・・レジスタ、１２６〜１３７・・・・・・配線、１
３９・・・・・・０Ｒゲート、１４１〜１５２，１５４
・・・・・・配線、１５３，１５５，１５７・・・・・
・０Ｒゲート、１５８・・・・・配線、１５９・・・・
・・０Ｒゲート、１６０〜１６２・・・・・・配線、２
００・・・・・・制御メモリ、２０１・・・・・・タイ
ミング回路、２０２・・・・・・タイミング回路網、２
０３・・・・・・レジスタＲＯＲｌ２Ｏ４・・・・・・
デコーデイング回路網、２０５・・・・・・レジスタＲ
ＯＳＡＲＳＶｌ２Ｏ６・・・・・・レジスタ（ＲＯＳＡ
ＲＳＬ）、２０７・・・・・・レジスタ（ＲＯＳＡＲＣ
Ｉ）、２０８・・・・・・レジスタＲＯＳＡＲ、２０９
・・・・・インクルメント回路網、２１１〜２２５・・
・・・ゲート組、２２９，２３０，２３２・・・・・・
経路、２４０，２４１・・・・・・フリツプフロツプ、
２４３，２４４・・・・・・配線、２４５・・・・・・
ＡＮＤゲート、２５０，２５１・・・・・・レジスタバ
ンク、２５２・・・・・・演算論理回路網、２５３，２
５４・・・・・・ゲート組、２５５，２５７，２５９・
・・・・・経路、２５６・・・・・・マイクロコマンド
、２６０・・・・・・ゲート組、２６１・・・・・・マ
イクロコマンド、２６２，２６３・・・・・・経路、２
６４・・・・・・ゲート組、２６５・・・・・・経路、
２６６，２６８・・・・・・ゲート組、２６７・・・・
・・チヤンネル、２６９〜２７２・・・・・・ゲート、
２７４〜２７７・・・・・・ゲート組、２７８・・・・
・・デコーデイング回路網、２７９，２８０・・・・・
・経路、２８１・・・・・・ゲート組、２８２・・・・
・・経路、２８３・・・・・・ゲート組、２８４〜２８
５・・・・・・経路、２８６，２８７・・・・・・ゲー
ト組、２９０・・・・・・経路、２９１・・・・・・Ａ
ＮＤゲート組、３０１・・・・・・メモリスタツク、３
０２・・・・・・経路、３０３，３２４〜３２６，３２
７〜３２９・・・・・・ゲート組、３３０・・・・・・
デコーディング回路網、３３２，３３３・・・・・・ゲ
ート組。

Claims (1)

1. 【特許請求の範囲】 １ 複数の周辺装置に接続するための複数の入出力チャ
   ンネルを備えるマイクロプログラム型コンピュータにお
   いて、各前記入出力チャンネルを介して前記周辺装置か
   ら少なくとも１種類の割込要求を受取る装置と、前記割
   込み要求に応答して前記割込み要求を前記入出力チャン
   ネルとは無関係に前記入出力チャンネルよりも少ない個
   数の互いに異なる優先順位クラスにそれぞれ割付けし、
   かつ各前記優先順位クラス内において前記割込み要求の
   それぞれに前記入出力チャンネルに依存する予め定めた
   相対的な優先順位を割当て、かつ又前記割付けの結果と
   して、受取られた各割込み要求に対してクラス識別信号
   とチャンネル識別信号とを生成する割付け装置と、それ
   ぞれが１つの優先順位クラスに対して専用的に供され、
   前記割込み要求に応答してこの割込み要求に対応した優
   先順位クラスのサービスの実行を支持する複数個の物理
   的資源とが設けられ、それぞれの前記物理的資源は、全
   ての前記入出力チャンネルによつて時分割で共用可能で
   あり、且つ前記クラス識別信号およびチャンネル識別信
   号により前記入出力チャンネルと関連して動作するよう
   選択されて、ある優先順位クラスのサービスの実行中に
   別のより高い優先順位クラスに割付けされた割込み要求
   があるとその実行中のサービスへの割込みを可能にし、
   その高い優先順位クラスに対して専用的に供される物理
   的資源によりその高い優先順位クラスのサービスを実行
   せしめる、ことを特徴とするマイクロプログラム型コン
   ピュータ。 ２ 複数の周辺装置に接続するための複数の入出力チャ
   ンネルを備えるマイクロプログラム型コンピュータにお
   いて、各前記入出力チャンネルを介して前記周辺装置か
   ら少なくとも１種類の割込み要求を受取る装置と、前記
   割込み要求に応答して前記割込み要求を前記入出力チャ
   ンネルとは無関係に前記入出力チャンネルよりも少ない
   個数の互いに異なる優先順位クラスにそれぞれ割付けし
   、かつ各前記優先順位クラス内において前記割込み要求
   のそれぞれに前記入出力チャンネルに依存する予め定め
   た相対的な優先順位を割当て、かつ又前記割付けの結果
   として、受取られた各割込み要求に対してクラス識別信
   号とチャンネル識別信号とを生成する割付け装置と、そ
   れぞれが１つの優先順位クラスに対して専用的に供され
   、前記割込み要求に応答してこの割込み要求に対応した
   優先順位クラスのサービスの実行を支持する複数個の第
   １の物理的資源とが設けられ、それぞれの前記第１の物
   理的資源は、全ての前記入出力チャンネルによつて時分
   割で共用可能であり、且つ前記クラス識別信号およびチ
   ャンネル識別信号により１つの前記入出力チャンネルと
   関連して動作するよう選択されて、ある優先順位クラス
   のサービスの実行中に別のより高い優先順位クラスに割
   付けされた割込み要求があるとその実行中のサービスに
   対しての割込みを可能にし、前記高い優先順位クラスに
   対して専用的に供される物理的資源により前記高い優先
   順位クラスのサービスを実行せしめ、各前記入出力チャ
   ンネルに専用的に供され、サービスを要求する１つの割
   込み要求に応答して前記優先順位クラスの１つに該当す
   る少なくとも１種類のサービスを実行するための支持を
   与える複数個の第２の物理的資源が設けられ、各前記第
   ２の物理的資源は前記チャンネル識別信号により選択さ
   れて動作する、ことを特徴とするマイクロプログラム型
   コンピュータ。