JPS5939924B2 - oscillator - Google Patents
oscillatorInfo
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- JPS5939924B2 JPS5939924B2 JP50035382A JP3538275A JPS5939924B2 JP S5939924 B2 JPS5939924 B2 JP S5939924B2 JP 50035382 A JP50035382 A JP 50035382A JP 3538275 A JP3538275 A JP 3538275A JP S5939924 B2 JPS5939924 B2 JP S5939924B2
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- transistor
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- transistor switching
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Description
【発明の詳細な説明】
本発明はディザ信号等に用いられる三角波(鋸歯状波を
含む)を発生する回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a circuit that generates triangular waves (including sawtooth waves) used in dither signals and the like.
従来の三角波発振器は、設定値の異なる2個の比較器を
用い、それぞれの設定値の間を往復する波形の信号を出
力するような回路が用いられていた。A conventional triangular wave oscillator uses a circuit that uses two comparators with different set values and outputs a waveform signal that goes back and forth between the respective set values.
しかし上記の回路においては、比較器が2個必要なため
回路が複雑で高価になるという欠点があった。However, the above circuit has the disadvantage that two comparators are required, making the circuit complex and expensive.
本発明は上記の欠点をなくシ、簡単な回路で三角波を発
生し、しかも出力波形の上限電圧と下限電圧とを所望の
値に容易に、かつ精度良く設定することの出来る発振器
を提供することを目的とする。The present invention eliminates the above-mentioned drawbacks, and provides an oscillator that generates a triangular wave with a simple circuit and can easily and accurately set the upper and lower limit voltages of the output waveform to desired values. With the goal.
上記の目的を達成するため本発明においては、設定値を
変えることの出来る可変設定値比較回路を用い、出力電
圧に対応して設定値を切換えることにより、簡単な回路
で三角波を発生するように構成している。In order to achieve the above object, the present invention uses a variable set value comparison circuit that can change the set value, and by switching the set value according to the output voltage, a triangular wave can be generated with a simple circuit. It consists of
以下図面に基づいて本発明の詳細な説明する。The present invention will be described in detail below based on the drawings.
第1図は本発明の一実施例の回路図であり、第2図は第
1図の回路の出力波形図である。FIG. 1 is a circuit diagram of one embodiment of the present invention, and FIG. 2 is an output waveform diagram of the circuit of FIG.
第1図において、1は可変設定値比較回路であり、5は
コンデンサC1の端子電圧を入力する入力端、6は比較
設定値を入力する比較入力端である。In FIG. 1, 1 is a variable set value comparison circuit, 5 is an input terminal for inputting the terminal voltage of the capacitor C1, and 6 is a comparison input terminal for inputting the comparison set value.
また2は放電回路、3は充電回路、4は出力端子である
。Further, 2 is a discharging circuit, 3 is a charging circuit, and 4 is an output terminal.
以下第2図を参考にして第1図の回路の動作について説
明する。The operation of the circuit shown in FIG. 1 will be explained below with reference to FIG.
まず、コンデンサC1が完全に放電されているとすれば
、出力端子4の出力電圧VOUT (コンデンサC1の
端子電圧)は電源電圧vccに等しい。First, assuming that the capacitor C1 is completely discharged, the output voltage VOUT at the output terminal 4 (the terminal voltage of the capacitor C1) is equal to the power supply voltage vcc.
そのため可変設定値比較回路1のトランジスタQ1のベ
ース電位(入力端5の電圧)は高いのでトランジスタQ
1はオフとなり、したがってトランジスタQ2もオフと
なる。Therefore, since the base potential (voltage at input terminal 5) of transistor Q1 of variable set value comparison circuit 1 is high, transistor Q
1 is turned off, and therefore transistor Q2 is also turned off.
トランジスタQ2がオフになると放電回路2のトランジ
スタQ3のベースと充電回路3のトランジスタQ4のベ
ースとは共に高レベルとなり、そのためトランジスタQ
3(PNP型)はオフ、トランジスタQ4(NPN型)
はオンになる。When the transistor Q2 is turned off, the base of the transistor Q3 of the discharge circuit 2 and the base of the transistor Q4 of the charging circuit 3 are both at a high level, so that the transistor Q
3 (PNP type) is off, transistor Q4 (NPN type)
turns on.
トランジスタQ4がオンになると、抵抗R3がダイオー
ドD1とトランジスタQ4とを介して接地される。When transistor Q4 is turned on, resistor R3 is grounded via diode D1 and transistor Q4.
そのためトランジスタQ1のエミッタ端子電圧(比較入
力端6の電圧)は、電源電圧VOOを、抵抗R2とR3
との並列回路と抵抗R1とで分圧した値になる。Therefore, the emitter terminal voltage of the transistor Q1 (voltage at the comparison input terminal 6) is the power supply voltage VOO, and the resistor R2 and R3
The voltage is divided by the parallel circuit with the resistor R1 and the resistor R1.
このエミッタ電圧においてトランジスタQ1がオンにな
る出力電圧VOUTが下限設定値v1(低い方の比較設
定値)になる。The output voltage VOUT at which the transistor Q1 is turned on at this emitter voltage becomes the lower limit setting value v1 (lower comparison setting value).
すなわち下限設定値v1は、V1嬌■cc−R2Rs
/ (RI R2+R2Rs 十Rs R1)となる。In other words, the lower limit setting value v1 is V1 cc - R2Rs
/ (RI R2+R2Rs 10Rs R1).
また電源からコンデンサC1、抵抗R,、ダイオードD
2およびトランジスタQ4を通る充電回路が導通ずるの
で、コンデンサC1が充電される。Also, from the power supply, capacitor C1, resistor R, diode D
Since the charging circuit through transistor Q2 and transistor Q4 is conductive, capacitor C1 is charged.
このときトランジスタQ3はオフなので放電回路2は遮
断されている。At this time, the transistor Q3 is off, so the discharge circuit 2 is cut off.
コンデンサC□が充電されると共に出力電圧voUTは
低下し、それと共にトランジスタQ1 のベース電位も
低下する。As the capacitor C□ is charged, the output voltage voUT decreases, and at the same time, the base potential of the transistor Q1 also decreases.
そして出力電圧VOUTが下限設定値V1まで低下する
とトランジスタQ1がオンになる。Then, when the output voltage VOUT falls to the lower limit set value V1, the transistor Q1 is turned on.
トランジスタQ□がオンになるとトランジスタQ2もオ
ンになり、そのためトランジスタQ3はオン、トランジ
スタQ4はオフになる。When transistor Q□ turns on, transistor Q2 also turns on, so transistor Q3 turns on and transistor Q4 turns off.
トランジスタQ4がオフになると、トランジスタQ1の
エミッタ端子電圧は、電源電圧VOOを抵抗R1とR2
とで分圧した値となり、前記の場合より上昇する。When transistor Q4 is turned off, the emitter terminal voltage of transistor Q1 changes from the power supply voltage VOO to resistors R1 and R2.
It becomes the value obtained by dividing the pressure by , which is higher than the above case.
このエミッタ電圧においてトランジスタQ1がオフにな
る出力電圧VOUTが上限設定値v2(高い方の比較設
定値)になる。The output voltage VOUT at which the transistor Q1 is turned off at this emitter voltage becomes the upper limit setting value v2 (the higher comparison setting value).
すなわち上限設定値v2は、V2−vcc−R2/(R
1+R2)となる。In other words, the upper limit setting value v2 is V2-vcc-R2/(R
1+R2).
またトランジスタQ4がオフになるので充電回路3は遮
断され、トランジスタQ3がオンになるので放電回路2
が導通し、コンデンサC1の電荷は抵抗R4とトランジ
スタQ3とを介して放電される。Also, since the transistor Q4 is turned off, the charging circuit 3 is cut off, and the transistor Q3 is turned on, so the discharging circuit 2
becomes conductive, and the charge in capacitor C1 is discharged via resistor R4 and transistor Q3.
コンデンサC1の電荷が放電されると共に出力電圧vo
ty’rは上昇し、それと共にトランジスタQ1のベー
ス電位も上昇する。As the charge of the capacitor C1 is discharged, the output voltage vo
ty'r rises, and the base potential of transistor Q1 also rises accordingly.
そして出力電圧voUTが上限設定値v2に達するトラ
ンジスタQ1がオフとなり、以下上記の動作を繰返す。Then, the transistor Q1 whose output voltage voUT reaches the upper limit set value v2 is turned off, and the above operation is repeated thereafter.
したがって出力端子4の出力電圧VoUTは、第2図に
示すごとく、VlとV2との間を往復する波形となる。Therefore, the output voltage VoUT of the output terminal 4 has a waveform that goes back and forth between Vl and V2, as shown in FIG.
なお、放電回路2の抵抗R4と充電回路3の抵折R5と
の値を適当に設定すれば、出力波形は正確な三角波にも
鋸歯状波にもすることが出来る。Note that by appropriately setting the values of the resistor R4 of the discharging circuit 2 and the resistor R5 of the charging circuit 3, the output waveform can be made into an accurate triangular wave or a sawtooth wave.
また抵抗R1〜R3の値によって出力波形の上限v2と
下限v1との値を自由は設定することが出。Further, the values of the upper limit v2 and lower limit v1 of the output waveform can be freely set by the values of the resistors R1 to R3.
来る。come.
すなわち、前記のように下限設定値V1を定める式には
R3が入っており、上限設定値v2を定める式にはR3
が入っていないから、上限値と下限値とを全く独立に任
意の値に設定することが出来る。That is, as mentioned above, R3 is included in the formula for determining the lower limit set value V1, and R3 is included in the formula for determining the upper limit set value v2.
is not included, the upper limit and lower limit can be set to arbitrary values completely independently.
次に、第3図は本発明の他の実施例図である。Next, FIG. 3 shows another embodiment of the present invention.
第3図において、コンデンサC2が放電されているとき
は、出力電圧VOUTは高く、シたがって可変設定値比
較回路1のトランジスタQ、のベース電位も高いので、
トランジスタQ5はオフになっている。In FIG. 3, when the capacitor C2 is discharged, the output voltage VOUT is high, and therefore the base potential of the transistor Q of the variable set value comparison circuit 1 is also high.
Transistor Q5 is off.
トランジスタQ5がオフになるとトランジスタQ6はオ
ンになり、そのためトランジスタQ、のエミッタ端子電
圧は、電源電圧VOOを、抵抗R7とR8との並列回路
と抵抗R6とで分圧した値になる。When the transistor Q5 is turned off, the transistor Q6 is turned on, so that the emitter terminal voltage of the transistor Q becomes a value obtained by dividing the power supply voltage VOO by the parallel circuit of the resistors R7 and R8 and the resistor R6.
このときの設定値が下限設定値v1である。The set value at this time is the lower limit set value v1.
すなわち下限設定値v1は、Vl−VCo ” R7R
8/ (R6R7+ R7Rs +R3Ra )となる
。In other words, the lower limit setting value v1 is Vl-VCo''R7R
8/(R6R7+R7Rs+R3Ra).
またトランジスタQ6がオンになると、トランジスタQ
7がオン、トランジスタQ8 はオフとなり、そのため
放電回路2のトランジスタQ9はオフ、充電回路3のト
ランジスタQIOはオンになる。Also, when transistor Q6 is turned on, transistor Q
7 is turned on and transistor Q8 is turned off, so that transistor Q9 of discharge circuit 2 is turned off and transistor QIO of charging circuit 3 is turned on.
トランジスタQ1oがオンになるとコンデンサC2が充
電され、それと共に出力電圧VOUTは低下する。When the transistor Q1o is turned on, the capacitor C2 is charged, and the output voltage VOUT decreases accordingly.
出力電圧VOUTが下限設定値v1まで低下するとトラ
ンジスタQ、がオンになり、そのためトランジスタQ6
がオフになる。When the output voltage VOUT falls to the lower limit set value v1, transistor Q is turned on, so that transistor Q6
is turned off.
トランジスタQ6がオフになると、トランジスタQ、の
エミッタ端子電圧は、電源電圧vcc を抵抗R6とR
7とで分圧した値になり、前記の場合より上昇する。When transistor Q6 is turned off, the emitter terminal voltage of transistor Q is equal to the power supply voltage vcc and resistors R6 and R.
7 and becomes the value obtained by dividing the pressure, which is higher than in the previous case.
このときの設定値が上限設定値v2である。The set value at this time is the upper limit set value v2.
すなわち上限設定値V2は、■2″−。vcc−R7/
(R6+R7)となる。In other words, the upper limit setting value V2 is: ■2″-.vcc-R7/
(R6+R7).
またトランジスタQ6がオフになると、トランジスタQ
7がオフ、トランジスタQ8がオンになり、そのためト
ランジスタQ9がオン、トランジスタQ1oがオフにな
る。Also, when transistor Q6 is turned off, transistor Q
7 is off and transistor Q8 is on, so transistor Q9 is on and transistor Q1o is off.
トランジスタQIOがオフになると充電回路3は遮断さ
れ、またトランジスタQ、がオンになるので放電回路2
が導通し、コンデンサC2の電荷は放電される。When the transistor QIO turns off, the charging circuit 3 is cut off, and since the transistor Q is turned on again, the discharging circuit 2
becomes conductive, and the charge in the capacitor C2 is discharged.
コンデンサC2の電荷が放電されて出力電圧VOTJT
が上昇し、その値が上限設定値V2になるとトランジス
タQ5がオフになり、以下上記の動作を繰返す。The charge of capacitor C2 is discharged and the output voltage VOTJT
increases and when the value reaches the upper limit set value V2, the transistor Q5 is turned off, and the above operation is repeated thereafter.
その他の動作については第1図の実例と同様である。Other operations are similar to those in the example shown in FIG.
以上説明したように本発明によれば、1個の比較回路を
用いた簡単な回路で三角波を発生することが出来、かつ
三角形の波形や上限と下限の値等を自由に設定できる、
すなわち所望の値に容易に、精度良く設定できるという
効果がある。As explained above, according to the present invention, a triangular wave can be generated with a simple circuit using one comparison circuit, and the triangular waveform, upper and lower limit values, etc. can be freely set.
That is, there is an effect that a desired value can be easily and accurately set.
第1図は本発明の一実施例図、第2図は出力波形図、第
3図は本発明の他の実施例図である。
符号の説明、1・・・・・・可変設定値比較回路、2・
・・・・・放電回路、3・・・・・・充電回路、4・・
・・・・出力端子、C1・・・・・・コンデンサ。FIG. 1 is a diagram showing one embodiment of the present invention, FIG. 2 is a diagram of output waveforms, and FIG. 3 is a diagram of another embodiment of the present invention. Explanation of symbols, 1...Variable set value comparison circuit, 2.
...Discharge circuit, 3...Charging circuit, 4...
...Output terminal, C1...Capacitor.
Claims (1)
ンサと、動作時上記コンデンサを第1の抵抗を介して短
絡する第1のトランジスタスイッチング回路と、動作時
上記出力端子を第2の抵抗を介して接地する第2のトラ
ンジスタスイッチング回路と、上記出力端子の電圧を入
力し、該入力電圧が比較入力端の電圧より低いとき第1
の状態となり、高いとき第2の状態となる第3のトラン
ジスタスイッチング回路と、上記第3のトランジスタス
イッチング回路が第1の状態のときは、比較入力端の電
圧を電源電圧を第3の抵抗と第4の抵抗とで分圧した第
1の設定電圧とし、かつ第1のトランジスタスイッチン
グ回路を動作させ、また第3のトランジスタスイッチン
グ回路が第2の状態のときは、第4の抵抗に第5の抵抗
を並列に接続して上記第1の設定電圧を第2の設定電圧
とし、かつ第2のトランジスタスイッチング回路を動作
させる第4のトランジスタスイッチング回路とを備え、
上記第1の設定電圧と第2の設定電圧との間を往復する
波形の信号を上記出力端子から出力するように構成した
発振器。°1 A capacitor with one end connected to a power supply and the other end connected to an output terminal, a first transistor switching circuit that short-circuits the capacitor through a first resistor during operation, and a second transistor switching circuit that connects the output terminal to a second resistor during operation. a second transistor switching circuit which is grounded via the first transistor switching circuit;
and when the third transistor switching circuit is in the first state, the voltage at the comparison input terminal is changed to the power supply voltage to the third resistor. When the first set voltage is divided by the fourth resistor and the first transistor switching circuit is operated, and when the third transistor switching circuit is in the second state, the fourth resistor is set to the fifth set voltage. and a fourth transistor switching circuit that connects the resistors in parallel to set the first set voltage as a second set voltage and operates the second transistor switching circuit,
An oscillator configured to output from the output terminal a signal having a waveform that reciprocates between the first set voltage and the second set voltage.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP50035382A JPS5939924B2 (en) | 1975-03-26 | 1975-03-26 | oscillator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP50035382A JPS5939924B2 (en) | 1975-03-26 | 1975-03-26 | oscillator |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS51110956A JPS51110956A (en) | 1976-09-30 |
JPS5939924B2 true JPS5939924B2 (en) | 1984-09-27 |
Family
ID=12440339
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP50035382A Expired JPS5939924B2 (en) | 1975-03-26 | 1975-03-26 | oscillator |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5939924B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63299316A (en) * | 1987-05-29 | 1988-12-06 | Matsushita Electric Ind Co Ltd | Electrolytic capacitor |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5098264A (en) * | 1973-12-26 | 1975-08-05 |
-
1975
- 1975-03-26 JP JP50035382A patent/JPS5939924B2/en not_active Expired
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5098264A (en) * | 1973-12-26 | 1975-08-05 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63299316A (en) * | 1987-05-29 | 1988-12-06 | Matsushita Electric Ind Co Ltd | Electrolytic capacitor |
Also Published As
Publication number | Publication date |
---|---|
JPS51110956A (en) | 1976-09-30 |
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