JPS5914855Y2 - Exponential waveform generation circuit - Google Patents

Exponential waveform generation circuit

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JPS5914855Y2
JPS5914855Y2 JP5637977U JP5637977U JPS5914855Y2 JP S5914855 Y2 JPS5914855 Y2 JP S5914855Y2 JP 5637977 U JP5637977 U JP 5637977U JP 5637977 U JP5637977 U JP 5637977U JP S5914855 Y2 JPS5914855 Y2 JP S5914855Y2
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JP
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transistor
collector
resistor
base
emitter
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JP5637977U
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Japanese (ja)
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JPS53151331U (en
Inventor
継安 滝本
Original Assignee
ヤマハ株式会社
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Description

【考案の詳細な説明】 この考案は指数関数波形を発生する信号発生回路に関す
る。
[Detailed Description of the Invention] This invention relates to a signal generation circuit that generates an exponential waveform.

従来の指数関数波形発生回路としては、例えば、第1図
に示すように、逆対数増幅器1にランプ電圧2を印加し
て指数関数波形3を得るものや、第2図に示すように、
マルチプライヤ4にランプ電圧5を印加して指数関数波
形6を得るものが知られている。
Conventional exponential function waveform generation circuits include, for example, as shown in FIG. 1, a circuit that applies a ramp voltage 2 to an antilogarithmic amplifier 1 to obtain an exponential function waveform 3, and as shown in FIG.
A device is known in which an exponential function waveform 6 is obtained by applying a ramp voltage 5 to a multiplier 4.

ところが、このような従来の指数関数発生回路は回路構
成が複雑になるという欠点があった。
However, such a conventional exponential function generating circuit has a drawback that the circuit configuration is complicated.

この考案は、このような従来の欠点を解消するためにな
されたもので、構成が簡単で精度良く指数関数波形を発
生する回路の提供を目的とする。
This invention was made in order to eliminate such conventional drawbacks, and the purpose is to provide a circuit that has a simple configuration and generates an exponential waveform with high accuracy.

その目的を遠戚するために、この考案は、(a) 電
圧源と、 (b) エミッタが第1抵抗器を介して前記電圧源に
接続される第1トランジスタと、エミッタが第2抵抗器
を介して前記電圧源に接続され、ベースがコレクタおよ
び前記第1トプシジスタの\ ベースに接続される第2トランジスタとを有し、前記第
1および第2トランジスタのコレクタから別個に2つの
電流を出力する電流発生部と、 (C) 前記第1トランジスタのコレクタにベースお
よびコレクタが接続される第3トランジスタと、 (d) 前記第3トランジスタのエミッタと基準電位
点との間に介挿されるコンテ゛ンサと、 (e) 前記コンデンサに並列に接続されるスイッチ
と、 (f) ベースが前記第3トランジスタのベースに接
続され、コレクタが前記第2トランジスタのコレクタに
接続される第4トランジスタと、(g) 前記第4ト
ランジスタのエミッタと基準電位点との間に介挿される
第3抵抗器と、 (h) 前記第4トランジスタのコレクタと基準電位
点との間に介挿される第4抵抗器 とを備えた構成をとっている。
To distantly relate to that object, the invention comprises: (a) a voltage source; (b) a first transistor whose emitter is connected to said voltage source via a first resistor; and whose emitter is connected to a second resistor. and a second transistor whose base is connected to the collector and the base of the first topsisistor, and outputs two currents separately from the collectors of the first and second transistors. (C) a third transistor whose base and collector are connected to the collector of the first transistor; (d) a capacitor interposed between the emitter of the third transistor and a reference potential point; (e) a switch connected in parallel to the capacitor; (f) a fourth transistor having a base connected to the base of the third transistor and a collector connected to the collector of the second transistor; (g) a third resistor inserted between the emitter of the fourth transistor and the reference potential point; and (h) a fourth resistor inserted between the collector of the fourth transistor and the reference potential point. It has a similar structure.

以下、添付図面を参照してこの考案の実施例を説明する
Embodiments of this invention will be described below with reference to the accompanying drawings.

第3図はこの考案の一実施例を示している。FIG. 3 shows an embodiment of this invention.

この実施例において電圧源11 (十VER)は電流発
生部12に一定の正電圧を印加するものである。
In this embodiment, the voltage source 11 (10 VER) applies a constant positive voltage to the current generating section 12.

電流発生部12は、電圧源11に直列に接続される互い
に並列関係にある第1抵抗器13および第2抵抗器15
と、第1抵抗器13にエミッタ14e(入力端)が接続
される第1トランジスタ14と、エミッタ16e(入力
端)が第2抵抗器15に接続されベース16b(制御入
力端)およびコレクタ16C(出力端)が第1トランジ
スタのベース14b(制御入力端)に接続される第2ト
ランジスタ16とを有し、第1および第2トランジスタ
14,16のコレクタ14C516C(出力端)から第
1および第2抵抗器13.15の値に反比例した電流が
出力されるようになっている。
The current generating section 12 includes a first resistor 13 and a second resistor 15 connected in series to the voltage source 11 and in a parallel relationship with each other.
, a first transistor 14 whose emitter 14e (input end) is connected to the first resistor 13, and a first transistor 14 whose emitter 16e (input end) is connected to the second resistor 15, whose base 16b (control input end) and collector 16C ( a second transistor 16 whose output end) is connected to the base 14b (control input end) of the first transistor; A current is output that is inversely proportional to the value of the resistor 13.15.

すなわち、第1抵抗器13の値をaR1第2抵抗器15
の値をR、トランジスタ14のコレクタ14Cから出力
される電流をi (t)とすると、第2トランジスタ
16のコレクタ16 Cから出力される電流はa、1(
t)となるように構成されている。
That is, the value of the first resistor 13 is changed to aR1, the value of the second resistor 15
If the value of is R and the current output from the collector 14C of the transistor 14 is i (t), the current output from the collector 16C of the second transistor 16 is a, 1(
t).

第1トランジスタ14のコレクタ14 Cは第3トラン
ジスタ17のコレクタ17C(入力端)に接続され、第
3トランジスタ17のコレクタ17 Cとベース17b
(制御入力端)は共通接続され、第3トランジスタ17
のエミッタ17e (出力端)と接地点との間にはコン
デンサ18が接続され、コンデンサ18に並列にスイッ
チ19が接続されている。
The collector 14C of the first transistor 14 is connected to the collector 17C (input end) of the third transistor 17, and the collector 17C and base 17b of the third transistor 17 are connected to each other.
(control input terminal) are commonly connected, and the third transistor 17
A capacitor 18 is connected between the emitter 17e (output end) and the ground point, and a switch 19 is connected in parallel to the capacitor 18.

第2トランジスタ16のコレクタ16C(出力端)は第
4トランジスタ20のコレクタ20C(入力端)に接続
され、第4トランジスタ20のベース20 b(制御入
力端)は第3トランジスタ17のベース17bに接続さ
れ、第4トランジスタ20のエミッタ20e(出力端)
と接地点との間には第3抵抗器21が接続され、第2ト
ランジスタ16のコ、レクタ16 Cと接地点の間には
第4抵抗器22が接続され、第3抵抗器21の両端がこ
の回路全体の出力端子23となっている。
The collector 16C (output end) of the second transistor 16 is connected to the collector 20C (input end) of the fourth transistor 20, and the base 20b (control input end) of the fourth transistor 20 is connected to the base 17b of the third transistor 17. and the emitter 20e (output end) of the fourth transistor 20
A third resistor 21 is connected between the collector 16C of the second transistor 16 and the ground, and a fourth resistor 22 is connected between the collector 16C of the second transistor 16 and the ground. is the output terminal 23 of this entire circuit.

なお、第1、第2トランジスタ14.16はPNP形ト
ランジスタであり、第3、第4トランジスタ17゜20
はNPN)ランジスタである。
Note that the first and second transistors 14 and 16 are PNP transistors, and the third and fourth transistors 17°20
is an NPN) transistor.

次に、このように構成された実施例の動作を説明する。Next, the operation of the embodiment configured as described above will be explained.

今、スイッチ19が開放されていると、電圧源11から
第1抵抗器13、第1トランジスタ14、第3トランジ
スタ17を介してコンテ゛ンサ18に電流i (t)
が流れ、 コンデンサ18の容量をCとすると、コンデンサ18の
両端の電圧Vcは、 で表わされる。
Now, when the switch 19 is open, a current i (t) flows from the voltage source 11 to the capacitor 18 via the first resistor 13, the first transistor 14, and the third transistor 17.
flows, and if the capacitance of the capacitor 18 is C, then the voltage Vc across the capacitor 18 is expressed as follows.

一方、電圧源11から第2抵抗器15、第2トランジス
タ16、第4トランジスタ20を介して第3抵抗器21
に流れる電流at 1(t)は、第3抵抗器21の値
をRE、第4トランジスタ20の電流増幅率をβとする
と、 となる。
On the other hand, the voltage source 11 is connected to the third resistor 21 via the second resistor 15, the second transistor 16, and the fourth transistor 20.
When the value of the third resistor 21 is RE, and the current amplification factor of the fourth transistor 20 is β, the current at 1(t) flowing in is as follows.

従って、 となり、 となる。Therefore, Then, becomes.

ここで、 とおくと、 となる。here, Then, becomes.

コンデンサ18に充電されている初期電荷をQOとする
と、 i (t)=KQoekt・・−(7)従って、抵抗
器21の両端の電圧すなわち出力電圧V。
If the initial charge charged in the capacitor 18 is QO, then i (t)=KQoekt...-(7) Therefore, the voltage across the resistor 21, that is, the output voltage V.

はVo=REai (t)=KRFlQoekt−−−
−・・(8)となり、従って voOcekl・・・・・・(9) の関係があるので、出力電圧は第4図に示すように指数
関数波形となる。
is Vo=REai (t)=KRFlQoekt---
-...(8) Therefore, since there is the relationship voOcekl...(9), the output voltage has an exponential function waveform as shown in FIG.

スイッチ19が閉放されると、コンデンサ18の電荷が
スイッチ19を介して放電しくコンデンサ18の両端の
電圧がOとなると、第3トランジスタ17のエミッタ1
7 eが接地電位となり、第4トランジスタ20のベー
スも接地電位に近い電位となって、第4トランジスタ2
0がオフ状態となる。
When the switch 19 is closed, the charge on the capacitor 18 is discharged through the switch 19, and when the voltage across the capacitor 18 becomes O, the emitter 1 of the third transistor 17
7 e becomes the ground potential, the base of the fourth transistor 20 also becomes a potential close to the ground potential, and the fourth transistor 2
0 is the off state.

これにより、第2トランジスタ16のコレクタ16 C
から出力される電流は第4抵抗器22を介して接地点に
流れ、第4トランジスタ20のエミッタ20eの電位も
接地電位となる。
As a result, the collector 16 C of the second transistor 16
The current outputted from the fourth transistor 20 flows to the ground point through the fourth resistor 22, and the potential of the emitter 20e of the fourth transistor 20 also becomes the ground potential.

そして、再びスイッチ19を開放すれば指数関数波形が
得られる。
Then, when the switch 19 is opened again, an exponential function waveform is obtained.

なお、第1および第2抵抗器13.15の値の比を変化
させることにより波形変化を速くしたり遅くしたりでき
る。
Note that the waveform change can be made faster or slower by changing the ratio of the values of the first and second resistors 13.15.

なお、上述した実施例はこの考案の一態様であって、種
々変形できる。
Note that the embodiment described above is one aspect of this invention, and can be modified in various ways.

例えば、第3図の実施例では、第3トランジスタ17を
コレクタ17Cとベース17 bを共通接続し、コレク
タ17 Cを第1トランジスタ14のコレクタ14Cに
接続し、エミッタ17 eをコンデンサ18に接続し、
ベース17bを第4トランジスタ20のベースに接続し
ているが、このような構成のかわりに、ダイオードのア
ノードを第1トランジスタ14のコレクタ14 Cと第
4トランジスタ20のベース20 bに接続し、カソー
ドをコンテ゛ンサ18に接続するようにしてもよい。
For example, in the embodiment shown in FIG. 3, the collector 17C and base 17b of the third transistor 17 are commonly connected, the collector 17C is connected to the collector 14C of the first transistor 14, and the emitter 17e is connected to the capacitor 18. ,
The base 17b is connected to the base of the fourth transistor 20, but instead of this configuration, the anode of the diode is connected to the collector 14C of the first transistor 14 and the base 20b of the fourth transistor 20, and the cathode may be connected to the capacitor 18.

第2トランジスタ18についても同様である。The same applies to the second transistor 18.

すなわち、第2、第3トランジスタはダイオード接続さ
れているので、各々をダイオードに置き換えてもまった
く同様の効果を得ることができる。
That is, since the second and third transistors are diode-connected, the same effect can be obtained even if each is replaced with a diode.

また、第3図の実施例では、第1、第2トランジスタ1
4.16をPNP形、第3、第4トランジスタをNPN
形としたが、電圧源11の極性を負にすれば、第1、第
2トランジスタ14.16をNPN形、第3、第4トラ
ンジスタをPNP形で構成できる。
In the embodiment shown in FIG. 3, the first and second transistors 1
4.16 is PNP type, 3rd and 4th transistor is NPN
However, by making the polarity of the voltage source 11 negative, the first and second transistors 14 and 16 can be configured as NPN type, and the third and fourth transistors can be configured as PNP type.

また、この考案による指数関数波形発生回路はPN接合
トランジスタに限らず、電界効果トランジスタ、真空管
等を使用しても構成でき、要するに上記第1、第2、第
3、第4トランジスタ14゜16、18.20に相当す
る2端子あるいは3端子スイツチング素子を設けること
により構成できる。
Further, the exponential function waveform generating circuit according to this invention is not limited to PN junction transistors, but can also be constructed using field effect transistors, vacuum tubes, etc. In short, the above-mentioned first, second, third, and fourth transistors It can be constructed by providing a two-terminal or three-terminal switching element corresponding to 18.20.

また、スイッチ19を一定時間毎に自動的に開閉するよ
うにしておけば指数関数状の掃引波形が得られる。
Further, if the switch 19 is automatically opened and closed at regular intervals, an exponential sweep waveform can be obtained.

以上の説明から明らかなように、この考案によれば、4
つのスイッチング素子と、わずかの受動素子のみを使用
するだけで簡単に指数関数波形が得られ、掃引発振器等
として多方面に利用することができる。
As is clear from the above explanation, according to this invention, 4
An exponential function waveform can be easily obtained by using only one switching element and a few passive elements, and it can be used in many ways, such as as a sweep oscillator.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図および第2図は従来例を示すブロック図、第3図
はこの考案の実施例を示す回路図、第4図は第3図の回
路により得られる波形の一例を示す波形図である。 11・・・・・・電圧源、12・・・・・・電流発生部
、13・・・・・・第1抵抗器、14・・・・・・第1
トランジスタ、15・・・・・・第2抵抗器、16・・
・・・・第2トランジスタ、17・・・・・・第3トラ
ンジスタ、18・・・・・・コンデンサ、19・・・・
・・スイッチ、20・・・・・・第4トランジスタ、2
1・・・・・・第3抵抗器、22・・・・・・第4抵抗
器。
1 and 2 are block diagrams showing a conventional example, FIG. 3 is a circuit diagram showing an embodiment of this invention, and FIG. 4 is a waveform diagram showing an example of waveforms obtained by the circuit of FIG. 3. . 11... Voltage source, 12... Current generating section, 13... First resistor, 14... First
Transistor, 15...Second resistor, 16...
...Second transistor, 17...Third transistor, 18...Capacitor, 19...
...Switch, 20...Fourth transistor, 2
1...Third resistor, 22...Fourth resistor.

Claims (1)

【実用新案登録請求の範囲】 下記(イ×口に美≠1X−X))(イ)をそなえる指数
関数波形発生回路。 (イ)電圧源。 (ロ)エミッタが第1抵抗器を介して前記電圧源に接続
される第1トランジスタと、エミッタが第2抵抗器を介
して前記電圧源に接続され、ベースがコレクタおよび前
記第1トランジスタのベースに接続される第2トランジ
スタとを有し、前記第1および゛第2トランジスタのコ
レクタから別個に2つの電流を出力する電流発生部。 (ハ)前記第1トランジスタのコレクタにベースおよび
コレクタが接続される第3トランジスタ。 に)前記第3トランジスタのエミッタと基準電位点との
間に介挿されるコンデンサ。 (ホ)前記コンデンサに並列に接続されるスイッチ。 (へ)ベースが前記第3.トランジスタのベースに接続
され、コレクタが前記第2トランジスタのコレクタに接
続される第4トランジスタ。 (ト)前記第4トランジスタのエミッタと基準電位点と
の間に介挿される第3抵抗器。 仔)前記第4トランジスタのコレクタと基準電位点との
間に介挿される第4抵抗器。
[Scope of Claim for Utility Model Registration] An exponential function waveform generating circuit that has the following (A x beauty in the mouth≠1X-X)) (A). (a) Voltage source. (b) a first transistor whose emitter is connected to the voltage source via a first resistor; whose emitter is connected to the voltage source via a second resistor; whose base is the collector and the base of the first transistor; a second transistor connected to the current generator, and outputs two currents separately from the collectors of the first and second transistors. (c) A third transistor whose base and collector are connected to the collector of the first transistor. B) A capacitor interposed between the emitter of the third transistor and a reference potential point. (E) A switch connected in parallel to the capacitor. (f) The base is the third. a fourth transistor connected to the base of the transistor and having a collector connected to the collector of the second transistor; (g) A third resistor interposed between the emitter of the fourth transistor and a reference potential point. D) A fourth resistor interposed between the collector of the fourth transistor and a reference potential point.
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