JPS5939767B2

JPS5939767B2 - デ−タ処理システム

Info

Publication number: JPS5939767B2
Application number: JP55134578A
Authority: JP
Inventors: 幹雄伊藤; 啓一郎内田; 智古賀
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1980-09-26
Filing date: 1980-09-26
Publication date: 1984-09-26
Also published as: JPS5759219A

Description

【発明の詳細な説明】本発明は、メモリ制御ユニツトにチャネル専用のチャネ
ル・グローバル・バツフアを設けたデータ処理システム
に関するものである。

チヤネル、中央処理装置およびベクトル・プロセツサが
主記憶ユニツトを共用するデータ処理システムは既に公
知であるが、ベクトル・プロセツサは大量のデータを連
続的にアクセスするので、チヤネルのアクセスが断片的
に人り込むと、性能上好ましくない。

即ち、チヤネルの主記憶ユニツトのアクセスのためにベ
クトル・プロセツサの主記憶ユニツト・アクセスを中断
すると、ベクトル・プロセツサの処理が阻害され、ベク
トル・プロセツサの主記憶ユニツト・アクセスが終了す
るまでチャネルの主記憶ユニツト・アクセスを待たせる
と、チヤネル側にオーバランが生ずるおそれがある。本
発明は、上記の考察に基づくものであつて、チヤネルか
らの主記憶ユニツト・アクセス回数を減らし、且つチャ
ネルの転送性能を向上できるようにしたデータ処理シス
テムを提供することを目的としている。

そしてそのため、本発明のデータ処理システムは、主記
憶ユニツト、チヤネルを制御するチヤネル制御装置、ベ
クトル・プロセツサおよび中央処理装置を含む複数のメ
モリ・アクセス要求元装置、並びに上記主記憶ユニツト
と上記各メモリ・アクセス要求元装置間の通信を行う記
憶制御ユニツトを備えるデータ処理システムにおいて、
それぞれが所定長のプロツク・データを格納し得る複数
のプロツク域を有するデータ部、並びにそれぞれが上記
各プロツク域と１対１の対応をなし、且つ対応するプロ
ツク・データのアドレス情報およびその他の管理情報が
書込まれる複数のエントリを有するタグ部を備えるチヤ
ネル一主記憶ユニツト間のデータ転送専用のチャネル・
グローバル・バツフアを上記記憶制御ユニツトに設ける
と共に、上記チヤネル・グローバル・バツフアと上記主
記憶ユニツトとの間のデータ転送をプロツク単位で行い
、上記チヤネルからのメモリ・アクセス要求があつたと
きには、先ず上記チヤネル・グローバル・バツフアに該
当するアドレスのデータが存在するかを調べ、要求アド
レスで指定されるデータが上記チヤネル・グローバル・
バツフアに存在する場合には、上記チヤネル・グローバ
ル・バツフアとチヤネルの間でデータのリード／ライト
を行（・、上記チヤネル・グローバル・バツフアに要求
アドレスで指定されるデータが存在しない場合には、フ
エツチ時は上記主記憶ユニツトから要求アドレスで指定
されるプロツク・データを読出して上記チヤネル・グロ
ーバル・バツフアにムーブ・インし、ストア時は要求ア
ドレスで定まる上記タグ・エントリに要求アドレスのプ
ロツク・アドレス部分を書込むと共に、当該タグ・エン
トリのバリッド・ビツトをオンとし、要求アドレスで定
まる上記プロツク域にチヤネルから送られて来るデータ
をストアすることを特徴とするものである。以下、本発
明を図面を参照しつつ説明する。第１図は本発明が適用
されるデータ処理システムの構成の１例を示す図、第２
図はチヤネル・グローバル・バツフアの１実施例のプロ
ツク図、第３図はチヤネル・グローバル・バツフアのタ
グ部およびデータ部の内容を説明する図、第４図はＩＰ
Ｌ時における主記憶ユニツトのＯ番地附近のデータ内容
を説明する図である。

第１図において、ＭＳＵは主記憶ユニツト、ＭＣＵは記
憶制御ユニツト、ＣＨＰｌとＣＨＰ２はチヤネル制御装
置、ＣＰＵは中央処理装置（スカラー・ユニツトとも言
う）、ＶＰＵはベクトル・プロセツサをそれぞれ示して
℃・る。

チヤネル制御装置ＣＨＰｌおよびＣＨＰ２のそれぞれは
、図示しない複数のチャネルを制御する。

中央処理装置ＣＰＵは内部にバツフア・メモリを有して
いる。ベクトル・プロセツサＶＰＵは、ベクトル・デー
タを処理するものであつて、内部に加算器や乗算器、除
算器などを有している。また、ベクトル・プロセツサＰ
Ｕと主記憶ユニツト間のデータ転送は、例えば６４バイ
ト単位で行われる。チヤネル・グローバル・バツフアＣ
ＧＢは、１プロツクが６４バノ１卜であるプロツクを３
２個もしくは６４個有しており、チャネル・グローバル
・バツフアＣＧＢと主記憶ユニツトＭＳＵ間のデータ転
送はプロツク単位で行われる。チヤネルからのデータを
主記憶ユニツトＭＳＵにストアする場合には、チヤネル
・グローバル・バツフアＣＧＢにデータを書込んで行き
、大きなプロツク単位になつたとき主記憶ユニツトＭＳ
Ｕにストアを行う。主記憶ユニツトのデータをチヤネル
に送る場合には、大きなプロツク単位でデータを主記憶
ユニツトＭＳＵからチヤネル・グローバル・バツフアＣ
ＧＢにムーブ・インしておき、チヤネル・グローバル・
バツフアＣＧＢからチヤネルにデータを転送する。第２
図はチヤネル・グローバル・バツフアＣＧＢの１実施例
のプロツク図である。

第２図において、１と２はチヤネル制御装置のアドレス
・ポート、３は中央処理装置のアドレス・ポート、４は
セレクタ、５はタグ部およびデータ部をアクセスするア
ドレスがセツトされるレジスタ、６はタグ部の書込レジ
スタ、７はタグ部の読出レジスタ、８はタグ部のメモリ
、９はデータ部のメモリ、１０はデータ部の書込レジス
タ、１１は読出レジスタ、１２と１３はチヤネル制御装
置のデータ・ポート、１４は主記憶ユニツトのデータ・
ポート、１５はセレクタ、１６はアクセスされたアドレ
スを記憶しておくレジスタ、１７と１８はチャネルの主
記憶のユニツトに対するフエツチ要求が不成功になつた
ときアドレスを記憶して置くためのウエイト・ポート、
１９と２０はチヤネル制御装置へのデータ出力レジスタ
、２１は主記憶ユニツトへのデータ出力レジスタ、２２
と２３は主記憶ユニツトへのフエツチ・アクセスを行つ
た時のアドレスを記憶しておくレジスタ、２４はセレク
タ、２５はタグ・マツチを得る比較回路、２６と２７は
主記憶フエツチ・アクセス中のアドレスと後続アドレス
を比較する比較回路、２８は主記憶アクセス・アドレス
・レジスタ、２９はインクリメン夕、３０はセレクタ、
３１は中央処理装置のウエイト・ポート、３２はインク
リメンタをそれぞれ示している。次に、第２図のチヤネ
ル・グローバル・バツフアの動作について説明する。

最初にチヤネル制御装置ＣＨＰｌがフエツチ要求を発し
たときの動作について説明する。チヤネル制御装置ＣＨ
Ｐｌの制御下にあるチヤネルがデータをフエツチする場
合には、チヤネルからのフエツチ要求およびアドレスが
ポート１にセツトされる。ポート１のアドレスはセレク
タ４を介してレジスタ５にセツトされ、その下位ビツト
によつてタグ部８およびデータ部９をセツト・アソシア
テイブ方式でアクセスする。これと同時に、このアドレ
スはレジスタ１６，１７，１８に送られる。タグ部８か
ら読出されたデータはレジスタ７にセツトされ、データ
部９より読出されたデータはレジスタ１１にセツトされ
る・。レジスタ７のアドレスとレジスタ１６のアドレス
は比較回路２５で比較される。両者が一致し且つタグ部
８から読出されたバリツド・フラグが論理「１」のとき
には、フエツチすべきデータがグローバル・バツフアＣ
ＧＢに存在したことになり、レジスタ１１のデータはデ
ータ出力レジスタ１９を介してチヤネル制御装置ＣＨＰ
ｌへ送られる。比較回路２５が一致を出力しなかつたり
、バリツド・ピットが論理「Ｏ」の場合には、求めるデ
ータがチヤネル・グローバル・バツフアＣＧＢには存在
しない。

このときにはレジスタ１６のアドレスは主記憶アクセス
・アドレス・レジスタ２８に送られ、プロツク・フエツ
チの主記憶アクセス要求が起動される。この主記憶アク
セス・アドレスはレジスタ２２に保持され、プロツク・
フエツチ終了時にはセレクタ２４および４を介してレジ
スタ５および６に送られる。そして、レジスタ５の下位
ビツトでタグ部８およびデータ部９がアクセスされ、レ
ジスタ６の内容がタグ部８に書込まれ、該当するバリツ
ド・ピットが論理「１」とされる。データ部９に書込む
べきデータは、レジスタ１４からレジスタ１０に送られ
、タグ書込みと同じタイミングでデータ部９に書込まれ
る。もしも何らかの事情、例えばプロツク・アドレス・
ビジーやプロツク・アドレス・マツチなどにより主記憶
アクセス要求が起動できなかつた場合には、ウエイト・
ポート１７にあるアドレスをセレクタ４を介してレジス
タ５にセツトし、チヤネル・グローバル・バツフアのア
クセスを行う。

このタイミングは、ウエイトさせた条件が解除された時
である。比較回路２６と２７は、同じアドレスに対して
２個のプロツク・フエツチを起動しないように監視して
いる。なお、チヤネル制御装置２からのフエツチ要求に
対する動作は、チヤネル制御装置のそれと同じである。
次に、チヤネル制御装置からのストア要求に対する動作
について説明する。

チヤネル制御装置ＣＨＰｌがストア要求を発したとする
と、アドレスおよびストア要求信号はポート１にセツト
され、また、データはレジスタ１２にセツトされる。ポ
ート１のアドレスはセレクタ４を介してレジスタ５にセ
ツトされ、前記したフエツチの場合と同様に、タグ・マ
ツチのチエツクおよびプロツク・アドレス・マツチのチ
エツクが行われる。タグ・マツチが得られると、ウエイ
ト・ボート１７からセレクタ３０および４を介してレジ
スタ５および６にアドレスがセツトされ、ポート１２の
データはセレクタ１５を介してレジスタ１０にセツトさ
れ、タグ部８の該当するモデイフアイ・ピットが論理「
１」とされると共に、データ部９にデータおよびバイト
・マークを書込む。

タグ・アンマツチの場合の動作は、タグ・マツチの場合
と同様であるが、タグ書込時にアドレス論理「１」のバ
リッド・ビツトおよび論理「１」のモデイフアイ・ビツ
トが書込まれ、タグ部８の該当するプロツクが有効化さ
れる。

もしもデータを書込まれようとして〜・るプロツクがイ
ンバリツドでなかつた場合にはモデイフアイ・ビツトを
調べ、モデイフアイされていなかつたら、そのまＸ更新
してしまう。モデイフアイされていた場合には、そのプ
ロツクを主記憶ユニットヘスドアしてから更新する。主
記憶ユニツトへのストアが完了したならば、ウエイト・
ポート１７のアドレスをセレクタ３０および４を介して
レジスタ５および６にセツトし、チヤネル・グローバル
・バツフアＣＧＢにストアを行う。なお、チヤネル制御
装置ＣＨＰ２がストア要求を発した場合の動作は、チャ
ネル制御装置ＣＨＰｌのそれと同様である。次に、中央
処理装置がストア要求を発した場合の動作について説明
する。中央処理装置がストア要求を発すると、アドレス
およびストア要求信号がポート３にセツトされ、ボート
３のアドレスがセレクタ４を介してレジスタ５にセツト
され、タグ部８がアクセスされる。タグ・アンマツチの
ときには主記憶ユニツトに対する中央処理装置のストア
を実行する。タグ・マツチで且つモデイフアイ・ピツト
が論理「０」の場合には、ポート３１にセツトされてい
るアドレスをセレクタ３０および４を介して再びレジス
タ５にセツトし、該当するバリツド・ビツトを論理「０
」にする。

これと同時に、主記憶ユニツトに対する中央処理装置の
ストアを実行する。タグ・マツチで且つモデイフアイ・
ビツトが論理「１」の場合には、データ部９から該当す
るブロツクのデータを読出し、バイト・マークが論理「
１」であるバイトのデータを主記憶ユニツトに書込み、
しかる後にそのプロツクのバリツド・フラグを論理「Ｏ
」にすると共に、主記憶ユニツトに対する中央処理装置
のストアを実行する。

次に、チヤネル・グローバル・バツフアのデータの主記
憶ユニツトへの吐き出し処理について説明する。後述す
るように、或る特定の事象が発生すると、チャネル・グ
ローバル・バツフアＣＧＢと主記憶ユニツトＭＳＵの内
容と同じくする必要がある。特定の事象が発生すると、
チヤネル・グローバル・バツフアのモデイフアイされた
データは全て主記憶ユニツトＭＳＵにストアされる。チ
ヤネル・グローバル・バツフアのモデイフアイされたデ
ータを主記憶ユニツトにストアする場合、インクリメン
タ２９によつてアドレスを“Ｏ゛からフロツク数だけイ
ンクリメントさせながら順次にタグ部８およびデータ部
９がアクセスされる。先ず、インクリメンタ２９に“０
”がセツトされ、タグ部８がチエツクされる。タグ部８
から読出されたモデイフアイ・ビツトおよびバリツド・
ビツトが共に論理「１」の場合には、データ部９から読
出されたデータは主記憶ユニツトＭＳＵヘスドアされる
。そして、インクリメンタ２９は次プロツクのアドレス
を示すようにインクリメントされる。タグ部８から読出
されたモデイフアイ・ピツトが論理「０」の場合には、
何もしないで、インクリメンタ２９をインクリメントす
る。この動作を最後のプロツクまで行えば、チヤネル・
グローバル・バツフアのデータの吐き出しは完了する。
たＫし、このときのストアもデータ部９のバイト・マー
クが論理「１」のバイト・データについてのみ行う。チ
ヤネル・グローバル・バツフアＣＧＢを設けた場合には
、主記憶ユニツトＭＳＵを介しての中央処理装置ＣＰＵ
と主記憶ユニツトＭＳＵとの通信が必要となる。

例えば、中央処理装置ＣＰＵがチヤネル・コマンドを主
記憶ユニツトにストアした後にスタートＩ／Ｏ命令を発
信した場合に、チヤネル側にとつて書換えられたチヤネ
ル・コマンドが正しく見えなければならない。この場合
、チヤネル・グローバル・バツフアに古いチヤネル・コ
マンドが取込まれていたなら、古いチヤネル・コマンド
が使用されないようにするため、チヤネルが古いチヤネ
ル・コマンドを使用する前に書換えを行つたり、或は無
効化を行つたりして新しいチヤネル・コマンドを主記憶
ユニツトから持つて来させる必要がある。また、チヤネ
ルによつてチヤネル・グローバル・バツフアＣＧＢにス
トアされたデータが何時までも中央処理装置に見えなけ
れば、プログラムをローデイングしても正しく実行され
なかつたり、チヤネルのステータスが中央処理装置に正
しく通知されないという事態が発生する。一般に、中央
処理装置と入出力装置との間には歴然なるスピードの差
があり、プログラマは入出力装置のスピードを期待して
プログラムを作成してはならないとされている。

したがつて、チヤネルと中央処理装置間の通信を行う場
合には、特別の工夫が必要である。これをＳｅｒｉａｌ
ｉｚａｔｉＯｎ（シリアライゼーシヨン）という。シリ
アライゼーシヨンとは、或る中央処理装置からのストア
の実行時点が他の中央処理装置もしくはチヤネルから見
て正しく見えることを保証することを言う。この機能が
行われるのは命令および中央処理装置の状態によつて決
まつている。例えば、ＩＢＭ３７ＯＰｒｉｎｃｉｐｌｅ
ｓＯｆＯｐｅｒａｔｉＯｎ（ＧＡ２２−７０００）によ
れば、（１）全ての割込み発生時（２）全てのＩ／Ｏ命令発信時（３）下記の命令発信時ＬＯＡＤＰＳＷＣＯｍｐａｒｅ＆ＳｗａｐＣＯｍｐａｒｅＤａｕｂｌｅ＆ＳｗａｐＴｅＳｔ＆
ＳｅｔＳｅｔＰｒｅｆｉｘＰｕｒｇｅＴＬＢＳｉｇｎａｌＰｒＯｃｅｓｓＯｒＳｕｐｅｒｖｉｓＯｒＣａｌｌその他にシリアライゼーシヨンを行うと記載されている。

こＸで注目すべきことは、Ｉ／Ｏ割込み発生時およびＩ
／０命令発信時にシリアライゼーシヨン機能を実行する
ことである。いま、チャネル・グローバル・バツフアＣ
ＧＢの存在しないデータ処理システムにおけるチヤネル
の中央処理装置の主記憶ユニツトを介して通信を考えて
みる。

中央処理装置がチヤネル・コマンドを主記憶ユニツトに
ストアしてスタートＩ／０命令を発信したとすると、中
央処理装置はＩ／０命令でシリアライゼーシヨン機能を
行い、チヤネルから見て以前に行われたチヤネル・コマ
ンドのストアと後続するＩ／Ｏ命令との間の順序を正し
く認識でき、新しいチヤネル・コマンドが正しくチヤネ
ルに云達される。逆に、チヤネルからチヤネルのオペレ
ーシヨン終了を告げる信号が中央処理装置に云えられ、
中央処理装置がＩ／０割込みを発生したときもシリアラ
イゼーシヨンが行われ、正しいデータを中央処理装置が
受取ることが可能である。チヤネル・グローバル・バツ
フアを持つデータ処理システムの場合には、シリアライ
ゼーシヨンの信号によつてチヤネル・グローバル・バツ
フアの内容と主記憶ユニツトの内容を一致させればデー
タ処理装置の動作は正しく行われる。

チヤネル・グローバル・バツフアの内容と主記憶ユニツ
トの内容とを一致させるためには、チャネル・グローバ
ル・バツフアの内容を主記憶ユニツトに吐き出してやつ
て、チヤネル・グローバル・バツフアのプロツクを全て
無効化すれば良い。この方法は最も簡単であるが、前記
したようにシリアライゼーシヨン機能を実行する要因が
多くあり、全てのシリアライゼーシヨン時にチヤネル・
グローバル・バツフアＣＧＢの吐き出しを行うと、デー
タ処理システムの性能低下を惹起するので、チヤネル・
グローバル・バツフアＣＧＢに関するシリアライゼーシ
ヨン機能の実行は、原則的にはＩ／Ｏ命令茫信時、それ
に対するチヤネルからの応答時、おＬびチヤネルからの
Ｉ／Ｏ割込み要求時のみで良４・。したがつて、チヤネ
ル・グローバル・バツフアの吐き出しを下記の時点で行
うようにすれば、生能の向上が計れる。１）中央処理装
置がＩ／Ｏ命令を発信したときこのときの／Ｏ命令は記
憶制御ユニツトＭＣＵを経由してチヤネルに畝達される
として、記憶制御ユニツトＭＣＵでその情報を保持し、
チヤネル・グローバル・バツフアの吐き出し完了後にこ
の保持していた情報をチヤネルへ云達する。

２）チヤネルがＩ／Ｏ割込み要求をあげたときこのとき
も要求信号を記憶制御ユニツトＭＣＵで一時保留し、チ
ャネル・グローバル・バツフアＣＧＢの吐き出し後に、
中央処理装置へＩ／Ｏ割込み要求を広達する。

３）チャネルからのストアがチヤネル・グローバル・バ
ツフアのブロツクを越えたときチヤネルのストア・デー
タ転送は、アドレス順に連続して（・る。

チヤネル・グローバル・バツフアＣＧＢの１プロツク（
６４バイトする）分を越えたストアがあつたら、既にス
トアされたプロツクは主記憶ユニツトＭＳＵへ吐き出し
て良（・。これは、チヤネル・グローバル・バツフアの
効率の良い利用のためである。４）チャネルが受信した
スタートＩ／Ｏ命令に対してコンデイシヨン・コードを
中央処理装置へ送つたときチヤネルが状況情報を主記憶
ユニツトを介して中央処理装置に送る場合がある。

したがつて、記憶制御ユニツトＭＣＵは、チヤネル・グ
ローバル・バツフアの内容を吐き出した後にチャネルの
返信信号を云える。５）チヤネルが書込んだチヤネル・
グローバル・バツフアＣＧＢのプロツクをチヤネルが再
びフエツチしたときこのときはバイト・マークをチエツ
クしてバイト・マークがオンの部分のフエツチであれば
そのまＸチヤネルに送つても良（・が、バイト・マーク
がオフのバイト．データであれば主記憶ユニツトから該
当するデータを持つて来る必要がある。

制御の簡単化を考えて、チヤネル・グローバル・バツフ
アの内容を主記憶ユニツトＭＳＵにいつたん吐き出して
、再びチヤネル・グローバル・バツフアにデータをムー
ブ・インしても良い。（６）コンソール・コマンドによ
る場合チヤネル・グローバル・バツフアの初期化およびクリア
機能をコンソールが持つ。

このため、“ＡｂａｎｄＯｎＣＧＢ゛および“Ｒｅｌｅ
ａｓｅＣＧＢ゛と（・う２種類のコマンドを用意する。
“ＡｂａｎｄＯｎＣＧＢ゛というコマンドは、チヤネル
・グローバル・バツフアＣＧＢの全てのバリツド・ビツ
トを論理「旧にするものであるＩＲｅａｌｅａｓｅＣＧ
Ｂ゛というコマンドは、モデイフアイされたプロツクを
主記憶ユニツトＭＳＵにストアした後に、チヤネル・グ
ローバル・バツフアの全プロツクを無効化するものであ
る。（７）チヤネル・グローバル・バツフアのプロのリ
プレイス時プロツク・フエツチ又はストア時に新しいフ
ロツクをチヤネル・グローバル・バツフアに開設しよう
とするとき、バリツド・ビツトが論理「１」で且つモデ
イフアイ・ビツトが論理「１」のプロツクの全てを主記
憶ユニツトＭＳＵヘムーブ・アウトする。

チヤネル・グローバル・バツフアＣＧＢのプリ・フエツ
チを行うことは、有効である。

この場合のプリ・フエツチは、現在フエツチされた次の
プロツクのアドレスがチヤネル・グローバル・バツフア
内にあるか否かを調べ、もし次のプロツクのアドレスが
存在しなかつたならば、該当するプロツクをチヤネル・
グローバル・バツフアＣＧＢに前以て取込んでおく方法
である。プリ・フエツチを行うため、第２図において本
来のフエツチが完了した時、ウエイト・ポート１７，１
８又は３１のアドレスがセレクタ３０を介してインクリ
メンタ３１へ送られ、インクリメンタ３１で次プロツク
のアドレスが生成されてタグ部８がアクセスされる。タ
グ・マツチであれば何も行われないがタグ・アンマツチ
であれば、プロツク・フエツチを起動する。また、第２
図には示されていないが、チヤネル・コマンドがフエツ
チされたら記憶制御ユニツトＭＳＵ内で解読し、フエツ
チ・コマンドであつたならば、チヤネル・コマンド語の
示すデータ・アドレスがチヤネル・グローバル・バツフ
ア内に存在するか否かを調べ、もし存在しなければその
データ・アドレスで指定されるデータをチヤネル・グロ
ーバル・バツフアＣＧＢに前以て取込んでおく。上述し
た方式は、主記憶ユニツトＭＳＵを介してチヤネルと中
央処理装置との間で通信を行う場合には、チヤネル・グ
ローバル・バツフアＣＧＢの内容を全て吐き出して無効
化してやる方式であつた。しかし、チヤネル・グローバ
ル・バツフアＣＧＢは１台のチヤネルのみで使用されて
いるわけでなく、他のチヤネルで使用されて（・るプロ
ツクもある。したがつて、吐き出す必要はなく、また吐
き出しによつて性能低下を惹起するようなプロツクまで
吐き出されてしまう事態が発生する。このような幣害を
防ぐ方法として下記のような方法が考えられる。第１の
方法は、中央処理装置のストアをチヤネル・グローバル
・バツフアＣＧＢに反映させる方法である。

中央処理装置のストア要求が発生したら、要求アドレス
がチヤネル・グローバル・バツフアＣＧＢのタグ部８内
に存在するかをチエツクする。存在しなければ何もしな
い。存在した場合は、そのプロツクがバリツドであり且
つモデイフアイ・ビツトが論理「１」であつたら、その
プロツクを主記憶ユニツトＭＳＵに吐き出し、吐き出し
後にバリツド・ビツトを論理［０」にし、しかる後に主
記憶ユニツトＭＳＵに対する中央処理装置のストアを行
う。モデイフアイ・ビツトが論理「Ｏ」の場合は、その
プロツクの無効化のみを行う。この方法を採用すれば、
中央処理装置のストアが常にチヤネルに見えるため、Ｉ
／Ｏ命令発信時に中央処理装置のストアが完了したこと
を前以てＩ／Ｏ命令をチヤネルに阪えることにすれば、
チヤネル・グローバル・バツフアＣＧＢの吐き出しは不
要となる。この方式の長所は、Ｉ／Ｏ命令発信後にチヤ
ネル・コマンドを中央処理装置が書き替えるようなプロ
グラムがあつても、充分に対処できることである。中央
処理装置がバツフア記憶を有しており且つストア・スル
ー方式を採用していると、中央処理装置のストア頻度は
少なくなく、したがつて、チヤネル・グローバル・バツ
フアＣＧＢに対するアクセス頻度が増加するものと予測
される。中央処理装置のストアに基づくチヤネル・グロ
ーバル・バツフアＣＧＢに対するアクセスが増加すると
、チヤネル・グローバル・バツフアＣＧＢの本来の処理
が阻害されるが、これを防ぐためには、例えばタグ部８
を２個設ければ良い第２の方法は、中央処理装置が主記
憶ユニツトＭＳＵのデータをフエツチする際に、チヤネ
ル・グローバル・バツフアＣＧＢのタグ部を調べ、該当
するプロツクがチヤネル・グローバル・バツフアＣＧＢ
に取込まれており、そのプロツクのモデイフアイ・ビツ
トが論理「１」の場合には、そのプロツクを主記憶ユニ
ツトに吐き出した後に中央処理装置のプロツク・フエツ
チを行う方法である。

この方法を採用すれば、第１の方法とは逆にチヤネル制
御装置のストアが中央処理装置に常に見えることになり
、Ｉ／０命令受信に対するチャネルからの応答時に、チ
ヤネル・グローバル・バツファＣＧＢの吐き出しを必要
としない。また、チヤネルからの割込み要求時にチャネ
ル・グローバル・バツフアＣＧＢの内容を吐き出さなく
ても、中央処理装置はチヤネルによつてストアされた正
しいチヤネル・ステータスを得ることが出来る。この方
法を採用する場合、中央処理装置がバツフア記憶を持つ
ておればプロツク・フエツチの頻度はストアの頻度より
はるかに少ないので、中央処理装置のプロツク・フエツ
チに基因するチヤネル・グローバル・バツフアＣＧＢに
対するアクセス頻度はそれほど増加しない。しかし、こ
の方法は、大きな欠点を有している。即ち、この欠点と
は、ベクトル・プロセツサＶＰＵに対してチヤネルから
ストアされたデータがチヤネル・グローバル・バツフア
ＣＧＢ内に留まつて見えない可能性があることである。
したがつて、ベクトル・プロセツサが主記憶ユニツトＭ
ＳＵを共用する場合には、１／０割込み要求によつて、
チヤネル・グローバル・バツフアの内容の吐き出しを行
わねばならずこの場合の効率はそれ程は良くない。第３
の方法は、チヤネルＮＯ（番号）をチヤネル・グローバ
ル・バツフアＣＧＢのタグ部８内に記憶しておく方法で
ある。

第３図イ，口はそれぞれタグ部８およびデータ部９の内
容を示すものであつて、ｖフラグはバリツド・フラグ、
Ｍフラグはモデイフアイ・フラグ、チヤネルＮＯはチヤ
ネル番号をそれぞれ示している。二重フラグについては
後述する。この方式を採用すると、Ｉ／Ｏ命令の受信に
対するチヤネルからの応答時およびチヤネルからのＩ／
Ｏ割込み要求時に、該当するチヤネルが使用したプロツ
クのみを吐き出して無効化すれば良い。複数のチヤネル
が同一プロツクを使用した場合には、その旨を二重フラ
グでタグ部８内に記憶しておき、吐き出しの際に、二重
フラグが論理「１」のプロツクに関してはチヤネル番号
が一致したと見做せば良い。次に、チヤネル・グローバ
ル・バツフアのバイパス・モードについて説明する。

チヤネル・グローバル・バツフアのバイパス・モードと
は、チヤネル・グローバル・バツフアを使用しないモー
ドであり、ＩＰＬ時にこのモードにされる。ＩＢＭ３７
Ｏ（１）ＰｒｉｎｃｉｐｌｅｓＯｆＯｐｅｒａｔｉＯｎ
に基づくＩＰＬ手順を下記に示す。第４図はＩＰＬ時の
主記憶ユニツトＭＳＵｆ）Ｏ番地付近を図示しており、
同図において、アドレスは１０進数で表現されている。
（１）コンソールはＯ番地にＣＣＷを用意し、チヤネル
に対してＩＰＬモードを云える。

このときのＣＣＷは、コマンド・チエイニングのフラグ
付となつている。（２）コンソールは、中央処理装置の
命令制御部に対して、指定された機番でスタートＩ／Ｏ
命令を実行させる。

この命令は主記憶ユニツトＭＳＵから持つて来るのでは
なく、コンソール−中央処理装置間のバスを経由してコ
ンソールから命令制御部に与えられる。

（３）スタートＩ／Ｏ命令を受信したチヤネルは、ＩＰ
Ｌモード指定により、ＣＡＷをオール゜“０”と見做し
、Ｏ番地からＣＣＷを取出す。

このときは、フロセクション・チエツクは行われない。
（４）取り出されたＣＣＷによつて第４図に示された２
４バイトが磁気デイスク装置より取出されて主記憶ユニ
ツトＭＳＵに格納される。ＣＣＷはコマンド・チエイニ
ング指示により８番地からのＣＣＷｌ，ＣＣＷ２にチエ
イニングされ、それらのローデイングが完了するとＩＰ
Ｌは完了し、その旨をコンソールに通知する。（５）
ＩＰＬ完了をコンソールが認識すると、コンソールはＯ
番地からの８バイトを中央処理装置のＰＳＷにセツトし
、中央処理装置を起動する。

また、ＩＰＬモードをりセツトする。上記１ＰＬ手順を
実行する場合に、通常のチャネル動作と異なつた影響を
チヤネル・グローバル・バツフアに与える。

主たる相違点は下記の２点である。（１）チャネルが自
分自身で磁気デイスク装置から取出して来たデータをチ
ヤネル・コマンドとして使用する。

（２）ＣＣＷ２の実行後に、通常の動作と同様に、チ
ヤネルがＩ／Ｏ動作完了を云える１／Ｏ割込み要求を中
央処理装置へ送出すると、中央処理装置はＩ／０割込み
処理のための新ＰＳＷを主記憶ユニツトＭＳＵの１２０
番地よりフエツチし、この結果、Ｏ番地のＩＰＬ新ＰＳ
Ｗが現ＰＳＷにセツトされない。

これを防ぐために、ＩＰＬモード時にはチヤネルはＩ／
Ｏ割込要求を中央処理装置へは送らずに、ＩＰＬ完了を
コンソールに通知する。ＩＰＬ完了時にはＩ／Ｏ割込み
要求が中央処理装置に対して送られないと、チヤネル・
グローバル・バツフアのＣＧＢの内容の吐き出しが行わ
れずチヤネルのストアが中央処理装置から見えない可能
性がある。

したがつて、ＩＰＬモード時にはチヤネル・グローバル
・バツフアＣＧＢを使用しないので、直接に主記憶ユニ
ツトＭＳＵに対してアクセスを行えば上記の問題は解決
する。チヤネル．グローバル．バッフアのバイパス．モ
ード時には、第２図の装置は下記のように動作する。

バイパス・モード時においては、チヤネルからのフエツ
チ・アクセスがあつたとき、比較回路２５はアンマツチ
に強制され、主記憶ユニツトＭＳＵから送られて来たデ
ータはレジスタ１４およびセレクタ１５を経由して直接
レジスタ１９又は２０にセツトされてチヤネルに送られ
る。また、バイパス・モードにおけるストア・アクセス
においては、データはレジスタ１２もしくは１３、セレ
クタ１５およびレジスタ２１を経由して主記憶ユニツト
ＭＳＵに送られる。チヤネル・グローバル・バツフアＣ
ＧＢにエラー（マシン・チエツク）が生じたときのため
に、チヤネル・グローバル・バツフアＣＧＢを使用しな
いモードを生成することも可能である。以上の説明から
明らかなように、本発明によれば、チヤネルからの主記
憶ユニツト・アクセス回数を減らし、且つチヤネルの転
送性能を向土させることが出来る。

【図面の簡単な説明】

第１図は本発明が適用されるデータ処理システムの構成
の１例を示す図、第２図はチヤネル・グローバル・バツ
フアの１実施例のプロツク図、第３図はチヤネル・グロ
ーバル・バツフアのタグ部およびデータ部の内容を説明
する図、第４図はＩＰＬ時における主記憶ユニツトのＯ
番地附近のデータ内容を説明する図である。ＭＳＵ・・・・・・主記憶ユニツト、ＭＣＵ・・・・・
・記憶制御ユニツト、ＣＨＰｌとＣＨＰ２・・・・・・
チヤネル制御装置、ＣＰＵ・・・・・・中央処理装置（
スヤラ一・ユニツトとも言う）、ＶＰＵ・・・・・・ベ
クトル・プロセツサ、１と２・・・・・・チヤネル制御
装置のアドレス・ポート、３・・・・・・中央処理装置
のアドレス・ポート、４・・・・・・セレクタ、５・・
・・・・タグ部およびデータ部をアクセスするアドレス
がセツトされるレジスタ、６・・・・・・タグ部の書込
レジスタ、７・・・・・・タグ部の読出レジスタ、８・
・・・・・タグ部のメモリ、９・・・・・・データ部の
メモリ、１０・・・・・・データ部の書込レジスタ、１
１・・・・・・読出レジスタ、１２と１３・・・・・・
チヤネル制御装置のデータ・ポート、１４・・・・・・
主記憶ユニツトのデータ・ポート、１５・・・・・・セ
レクタ、１６・・・・・・アクセスされたアドレスを記
憶しておくレジスタ、１７と１８・・・・・・チヤネル
の主記憶ユニツトに対するフエツチ要求が不成功になつ
たときにアドレスを記憶して置くためのウエイト・ポー
ト、１９と２０・・・・・・チヤネル制御装置へのデー
タ出力レジスタ、２１・・・・・・主記憶ユニツトへの
データ出力レジスタ、２２と２３・・・・・・主記憶ユ
ニツトへのフエツチ・アクセスを行つた時のアドレスを
記憶しておくレジスタ、２４・・・・・・セレクタ、２
５・・・・・・タグ・マツチを得る比較回路、２６と２
７・・・・・・主記憶フエツチ・アクセス中のアドレス
と後続アドレスを比較する比較回路、２８・・・・・・
主記憶アクセス●アドレス●レジスタ、２９・・・・・
・インクリメンタ、３０・・・・・・セレクタ、３１・
・・・・・中央処理装置のウエイト・ポート、３２・・
・・・・インクリメンタ。

Claims

【特許請求の範囲】１主記憶ユニット、チャネルを制御するチャネル制御
装置、ベクトル・プロセッサおよび中央処理装置を含む
複数のメモリ・アクセス要求元装置、並びに上記主記憶
ユニットと上記各メモリ・アクセス要求元装置間の通信
を行う記憶制御ユニットを備えるデータ処理システムに
おいて、それぞれが所定長のブロック・データを格納し
得る複数のブロック域を有するデータ部、並びにそれぞ
れが上記各ブロック域と１対１の対応をなし、且つ対応
するブロック・データのアドレス情報およびその他の管
理情報が書込まれる複数のエントリを有するタグ部を備
えるチャネル−主記憶ユニット間のデータ転送専用のチ
ャネル・グローバル・バッファを上記記憶制御ユニット
に設けると共に、上記チャネル・グローバル・バッファ
と上記主記憶ユニットとの間のデータ転送をブロック単
位で行い、上記チャネルからのメモリ・アクセス要求が
あつたときには、先ず上記チャネル・グローバル・バッ
ファに該当するアドレスのデータが存在するかを調べ、
要求アドレスで指定されるデータが上記チャネル・グロ
ーバル・バッファに存在する場合には、上記チャネル・
グローバル・バッファとチャネルの間でデータのリード
／ライトを行い、上記チャネル・グローバル・バッファ
に要求アドレスで指定されるデータが存在しない場合に
は、フェッチ時は上記主記憶ユニットから要求アドレス
で指定されるブロック・データを読出して上記チャネル
・グローバル・バッファにムーブ・インし、ストア時は
要求アドレスで定まる上記タグ・エントリに要求アドレ
スのブロック・アドレス部分を書込むと共に、当該タグ
・エントリのバリッド・ビットをオンとし、要求アドレ
スで定まる上記ブロック域にチャネルから送られて来る
データをストアすることを特徴とするデータ処理システ
ム。２データ部の各ブロック域にバイト・マーク・フィー
ルドを設け、チャネルから送られて来るデータを該当す
るブロック域に書込む度に該当するバイト・マークをオ
ンとし、上記チャネル・グローバル・バッファのデータ
を上記主記憶ユニツトへ転送して格納する場合には、バ
イト・マークがオンとされているバイト・データのみを
主記憶ユニットにストアすることを特徴とする特許請求
の範囲第１項記載のデータ処理システム。３中央処理装置がＩ／Ｏ命令を発信した時、チャネル
が受信したＩ／Ｏ命令に対して状況コードを中央処理装
置に送つた時、チャネルが中央処理装置に対してＩ／Ｏ
割込み要求を送つた時、チャネルからのストアがチャネ
ル・グローバル・バッファのブロック長を越えた時、チ
ャネルがストアしたチャネル・グローバル・バッファ内
のブロツクをチャネルが再びフエツチした時、コンソー
ルから特定のコマンドが発信された時、又はチャネル・
グローバル・バッファのブロックの置換え時に、上記チ
ャネル・グローバル・バッファ内のデータの上記主記憶
ユニツトへの格納およびチャネル・グローバル・バッフ
ァの無効果を行うことを特徴とする特許請求の範囲第１
項又は第２項記載のデータ処理システム。４チャネルからのデータ・フェッチ要求があつたとき
、要求されたデータを用意してチャネルに転送すると共
に、フェッチ要求アドレスのブロック・アドレス部分を
＋１して作成された次ブロック・アドレスが上記タグ部
に存在するかを調べ、次ブロック・アドレスが存在しな
い場合には、当該次ブロック・アドレスで指定されるブ
ロック・データを上記主記憶ユニットから読出して上記
チャネル・グローバル・バッファに前以てムーブ・イン
しておくことを特徴とする特許請求の範囲第１項、第２
項又は第３項記載のデータ処理システム。５上記チャネルがチャネル・コマンド語のフェッチを
行うとき、チャネル・コマンド語をチヤネルへ転送する
と共に、上記記憶制御ユニット側で当該チャネル・コマ
ンド語を調べ、フェッチ・コマンドであれば当該チャネ
ル・コマンド語で指定されるデータ・アドレスが上記タ
グ部に存在するかを調べ、存在しないときには上記デー
タ・アドレスで指定されるブロック・データを上記主記
憶ユニットから読出して上記チャネル・グローバル・バ
ッファに前以つて取込んでおくことを特徴とする特許請
求の範囲第１項、第２項、第３項又は第４項記載のデー
タ処理システム。６中央処理装置が主記憶ユニットに対するストア・ア
クセスを行う際に、中央処理装置の送出したストア・ア
ドレスが上記タグ部内に存在するかを調べ、タグ部内に
上記ストア・アドレスが有効に存在し且つ当該ストア・
アドレスで指定されるタグ・エントリのモディファイ・
フラグがオンであつたならば、上記データ部内における
上記ストア・アドレスで指定されるブロック・データを
上記主記憶ユニットに格納し、上記タグ・エントリのバ
リッド・フラグをオフとした後で上記主記憶ユニットに
対する上記中央処理装置のストアを行い、上記タグ・エ
ントリのモディファイ・フラグがオフであれば、当該タ
グ・エントリのバリッド・フラグをオフした後に上記主
記憶ユニットに対する中央処理装置のストアを行うこと
を特徴とする特許請求の範囲第１項、第２項、第３項、
第４項又は第５項記載のデータ処理システム。７上記タグ部の各タグ・エントリに、チャネル番号記
入フィールドを設け、チャネルがメモリ・アクセス要求
を発したときに、該当するタグ・エントリのチャネル番
号記入フィールドに当該チャネルのチャネル番号を記入
することを特徴とする特許請求の範囲第１項、第２項、
第３項、第４項、第５項又は第６項記載のデータ処理シ
ステム。８上記チャネル・グローバル・バッファをバイパスす
るモードを設けることを特徴とする特許請求の範囲第１
項記載のデータ処理システム。