JPS5936282B2 - 周辺装置制御器 - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明は複数個の周辺命令（コマンドワード）を発生し
て周辺装置制御器に送信するのに適した処理装置と、処
理装置と周辺装置制御器とを相互接続する伝送手段とを
含むデータ処理システムの周辺装置制御器に関する。

発明の背景 ある種のデータ処理システムにおいては主処理装置は必
要な計算とＩ／Ｏ装置の制御とを行なうのに必要な処理
速度を持つていないことがある。

データ処理能力に関するこの問題のひとつの解決法とし
て、主処理装置の負荷は主処理装置によつて制御されＩ
／Ｏ装置のために必要な処理を実行する２次的処理装置
を設けることによつて減少させることができることが知
られている。このような２次的処理装置をこれ以後周辺
装置制御器と呼ぷ。従来技術のシステムでは典型的に主
処理装置はハイレベルの命令を周辺装置制御器に送り、
周辺装置制御器は命令を実行するためにＩ／Ｏ装置に必
要とされる制御を実行する。

従来は周辺装置制御器としてはマイクロプロセッサやマ
イクロプログラムによる制御器が使用されて来た。マイ
クロプログラム化された制御器から成るひとつの周辺特
公 昭５９−３６２８２ 装置制御器で多数のＩ／Ｏ装置が制御できる。

マイクロプログラム制御器が故障すれば、Ｉ／０装置の
そのグループがデータ処理システムによつて利用できな
いことになる。信頼性の要求が低く、保守性があまり要
求されない応用では、周辺装置制御器ごとに１個のマイ
クロプロセッサを用いる方法がうまくゆくことがわかつ
ている。多くのデータ処理システムではこのような要求
はない。しかし電気通信システムのようなシステムの信
頼性と保守性の要求条件はこのようなものではない。本
発明に従えば、この問題は周辺ユニット制御器は第１の
サブプロセッサと第１のサブプロセッサに接続された第
１のタイマ回路とを含み、第１のタイマ回路は第１のタ
イマスタート信号に応動して第１のタイマ制御信号の発
生の後第１の所定の時間の後に第１のタイマ完了信号を
発生し、第１のサブプロセッサは停止状態を持ち伝送手
段から受信された周辺命令の内の第１のものに応動して
第１のタイマスタート信号を発生して停止状態に入り、
第１のタイマ完了信号に応動して停止状態の間に伝送手
段を経由して処理装置に対して第１の確認メッセージを
送信し、第２のサブプロセッサは停止状態を持ち、第１
のタイマ回路に接続されており該伝送手段から受信され
た周辺命令の内の第２のものに応動して停止状態に入り
、第１のタイマ完了信号をその停止状態の間に受信して
、第１のサブプロセッサとの間で同期動作を開始し、該
伝送手段を経由して該処理装置に対して第２の確認メッ
セージを伝送し、これによつて第１および第２の確認メ
ッセージがサブプロセッサの同期動作を表示するように
する方式によつて解決される。発明の要約 有利なことに本発明に従うデータ処理システムにおいて
は、二重化された同期サブプロセッサと、同期動作を開
始するのに使用されるタイマ回路とを有する高信頼周辺
装置制御器が提供される。

二つのサブプロセッサの同期動作を開始するために、シ
ステムの主制御器は二つのサブプロセッサを始動する周
辺命令（コマンドワード）を指示する。サブプロセッサ
の第１のものは周辺命令に応動してタイマを始動し、両
方のサブプロセッサは周辺命令に応動して停止状態に入
る。タイマは所定の時間の後でタイマ完了信号を発生し
、両方のサブ該第１のタイマ回路は該タイマ初期化信号
に応動してタイマ初期化信号の受信後の所定の時間に初
期化タイマ完了信号を発生し、該第１及び第２のマイク
ロプロセッサ装置はその停止状態の間における初期タイ
マ完了信号に応動して同期動作を開始し；及び該第１の
マイクロプロセツサ装置はさらに該初期タイマ完了信号
に応動して該処理装置に対してマイクロプロセツサ装置
の同期動作を示す確認メツセージを送信することを特徴
とする周辺装置制御器。

３請求の範囲第１項に記載の周辺装置制御器において：
該第１のサブプロセッサは、第１のマイクロプロセッサ
装置３００，３０１，３０２，３０４と第２のマイクロ
プロセツサ装置３０７，３０８，３０９，３１１とから
なり、該第１のタイマ回路１００−ａは、該第１及び第
２のマイクロプロセツサ装置に接続され該第１のタイマ
始動信号に応動して該第１のタイマ完了信号を発生する
第１の出力端子と該第１のマイクロプロセツサ装置に接
続された第２の出力端子とを有し、該第１のマイクロプ
ロセツサ装置からのタイマ制御信号に応動して該第２の
出力端子にタイマ完了信号を発生する第１のサブタイマ
３０３からなり、該第１のタイマ回路は、該第２のマイ
クロプロセツサ装置に接続された出力端子を有し該第２
のマイクロプロセツサ装置からのタイマ制御信号に応動
して該出力端子にタイマ完了信号を発生する第２のサブ
タイマ３１０をさらに含むことを特徴とする周辺装置制
御器。

４請求の範囲第１項に記載の周辺装置制御器において：
該第１及び第２のサブプロセッサの各々は、マイクロコ
ンピユータ２００，２０４、関連するメモリー装置ＦＩ
ＦＯ２Ｏｌ，ＦＩＦＯ２Ｏ５及び各々のマイクロコンピ
ユータとそれに関連のメモリー装置を相互接続するバス
手段２１４，２１５とからなり、該マイクロコンピユー
タの各々はメモリー読出し信号を発生して関連のメモリ
ー装置に記憶されたデータワードによつて定義される機
能を実行するようになつており、該メモリ装置の各々は
関連のマイクロコンビユータからのメモリー読み出し信
号に応動して関連のマイクロコンピユータに対する機能
を表わすデータワードを送信し、該周辺装置制御器は更
に該第１のサブプロセツサのメモリー装置と該第２のサ
ブプロセッサのメモリー装置を相互接続する相互接続手
段２２０とを含み、該第１のサブプロセッサのメモリー
装置は周辺命令に応動して該周辺命令によつて規定され
るデータワードの１つを記憶すると共にアドレス選択信
号の発生及び該相互接続手段を通して該第２のサブプロ
セツサのメモリー装置に対する該アドレス選択信号の送
信をするようになつており、そして該第２のサブプロセ
ツサのメモリー装置は該選択信号に応動して周辺命令に
よつて規定されるデータワードを記憶するように動作す
ることを特徴とする周辺装置制御器。

５請求の範囲第４項に記載の周辺装置制御器において；
該メモリー装置の各々は、記憶手段５３２及びフアース
トイン／フアーストアウト法と復合手段５０１，５０２
，５１６，５１７，５１８とに従つて該記憶手段をアク
セスする装置５１９，５２０，５２１，５２２，５２３
からなり、該第２のサブプロセツサのメモリー装置は更
に第１及び第２の安定状態を有する制御フリツプフロツ
プ５０５を含み、そして該アドレス選択信号に応動して
該フリツプフロツプがその第１の安定状態にあるときに
該記憶手段においてデータワードを記憶するように動作
することを特徴とする周辺装置制御器。

６請求の範囲第１項に記載の周辺装置制御器において：
該第１のサブプロセッサは、第１のマイクロプロセッサ
３００と第２のマイクロプロセツサ３０７；第１及び第
２の安定状態を有する双安定手段５０６；及び第１の発
振出力信号を発生するための第１のクロック発振器手段
８０１とを含み、該第２のサブプロセツサは、第２の発
振出力信号を発生するための第２の発振器手段８０１を
含み該第１のサブプロセッサは、更に該第１及び第２の
発振器手段に接続された手段８０２，８０３，８０４で
あつて、該第１の発振出力信号に応動し該双安定手段が
第１の双安定状態にあるとき或は第１の発振出力信号だ
けが存在するときに該第１の発振出力信号に従つて第１
のクロツク信号を発生し該第２の発振出力信号に応動し
該双安定手段が第２の安定状態にあるとき或は第２の発
振出力信号だけが存在するときには該第２の発振出力信
号に従つて第１のクロツク信号を発生する手段８０２，
８０３，８０４とを含み、それにより該第１のマイクロ
プロセツサは該第１のクロツク信号に応動していること
を特徴とする周辺装置制御器。

７請求の範囲第６項に記載の周辺装置制御器において；
該第１のサブプロセツサは、該第１及び第２のクロック
発振器手段８０１に接続され、該第１の発振出力信号に
応動して該双安定手段が第１の安定な状態にあるとき或
は該第１の発振出力信号だけが存在するときには該第１
の発振出力信号に従つて第２のクロツク信号を発生し、
該第２の発振出力信号に応動して該双安定手段が第２の
安定な状態にあるとき或は該第２の発振出力信号だけが
存在するときには第２の発振出力信号に従つて第２のク
ロツク信号を発生する第２の手段９０１，９０２，９０
３を含み、それにより該第２のマイクロプロッサは該第
２のクロツク信号に応動していることを特徴とする周辺
装置制御器。

８ データ処理システムの周辺装置制御器であつて、該
周辺装置制御器１００に対して複数個の周辺命令を発生
して送信する処理装置１０１及び該処理装置１０１と該
周辺装置制御器１００とを相互接続する伝送手段１０２
と共に用いられ、第１と第２のサブプロセツサ１００−
Ｂ，ｌＯＯ−ｄと該第１と第２のサブプロセッサに接続
された第１のタイマ回路１００−ａとからなり、該第１
のタイマ回路は該第１のサブプロセツサからの第１のタ
イマ始動信号に応動して該第１のタイマ始動信号の発生
後の第１の所定の期間に第１のタイマ完了信号を発生し
、該第１のサブプロセツサは該伝送手段から受信された
周辺命令に応動して該第１のタイマ始動信号を発生する
と共に停止状態に入りその停止状態の間における該第１
のタイマ回路からの第１のタイマ完了信号に応動して該
処理装置に対し該伝送手段を経由して第１の確認メツセ
ージを送信し及び該第１のサブプロセッサは該第２のサ
ブプロセツサに対し初期化情報を送信しており、該第２
のサブプロセツサ１００−ｄは該伝送手段から受信され
た周辺命令に応動して停止状態に入り、その停止状態の
間における該第１のタイマ回路からの第１のタイマ完了
信号を受信したことに応動して第１のサブプロセツサと
の同期動作を開始し、該伝送手段を経由して該処理装置
に対して第２の確認メツセージを送信し、これによつて
第１及び第２の確認メッセージの伝送がサブプロセッサ
の同期動作を示すようになつている周辺装置制御器にお
いて：該第２のサブプロセツサ１００−ｄに接続された
第２のタイマ回路１００−ｃをさらに含み、該第２のタ
イマ回路ぱ該第２のサブプロッサからの第２のタイマ始
動信号に応動して該第１の所定の時間より大きい第２の
タイマ始動信号の発生後の第２の所定の時間に第２のタ
イマ完了信号を発生し、該第２のサブプロツサは更に周
辺命令に応動して該第２のタイマ始動信号を発生しその
停止状態の間において該第１のタイマ完了信号が存在し
ないのに該第２のタイマ完了信号を生じたことに応動し
て該処理装置に対して第３の確認メツセージを送信して
サブプロセツサの非同期動作を表示することを特徴とす
る周辺装置制御器。

９ データ処理システムの周辺装置制御器であつて、該
周辺装置制御器１００に対して複数個の周辺命令を発生
して送信する処理装置１０１及び該処理装置１０１と該
周辺装置制御器１００とを相互接続する伝送手段１０２
と共に用いられ、第１と第２のサブプロセツサ１００−
Ｂ，ｌＯＯ−ｄと該第１と第２のサブプロセツサに接続
された第１のタイマ回路１００−ａとからなり、該第１
のタイマ回路は該第１のサブプロセツサからの第１のタ
イマ始動信号に応動して該第１のタイマ始動信号の発生
後の第１の所定の期間に第１のタイマ完了信号を発生し
、該第１のサブプロセッサは該伝送手段から受信された
周辺命令に応動して該第１のタイマ始動信号を発生する
と共に停止状態に入りその停止状態の間における該第１
のタイマ回路からの第１のタイマ完了信号に応動して該
処理装置に対し該伝送手段を経由して第１の確認メッセ
ージを送信し及び該第１のサブプロセツサは該第２のサ
ブプロセッサに対し初期化情報を送信しており、該第２
のサブプロセツサ１００−ｄは該伝送手段から受信され
た周辺命令に応動して停止状態に入り、その停止状態の
間における該第１のタイマ回路からの第１のタイマ完了
信号を受信したことに応動して第１のサブプロセツサと
の同期動作を開始し、該伝送手段を経由して該処理装置
に対して第２の確認メッセージを送信し、これによつて
第１及び第２の確認メッセージの伝送がサブプロセッサ
の同期動作を示すようになつている周辺装置制御器にお
いて；該第１と第２のサブプロセツサを相互接続するバ
ス手段１００−ｍを更に含み；該第１のサブプロセッサ
は周辺命令に応動して該バス手段を経由して該第２のサ
ブプロセツサに対してサブプロセッサ命令を送信し該第
２のサブプロセツサはサブプロセツサ命令と周辺命令と
に応動して停止状態に入ることを特徴とする周辺装置制
御器。

技術分野 本発明は複数個の周辺命令（コマンドワード）を発生し
て周辺装置制御器に送信するのに適した処理装置と、処
理装置と周辺装置制御器とを相互接続する伝送手段とを
含むデータ処理システムの周辺装置制御器に関する。

発明の背景 ある種のデータ処理システムにおいては主処理装置は必
要な計算とＩ／Ｏ装置の制御とを行なうのに必要な処理
速度を持つていないことがある。

データ処理能力に関するこの問題のひとつの解決法とし
て、主処理装置の負荷は主処理装置によつて制御され／
Ｏ装置のために必要な処理を実行する２次的処理装置を
設けることによつて減少させることができることが知ら
れている。このような２次的処理装置をこれ以後周辺装
置制御器と呼ぶ。従来技術のシステムでは典型的に主処
理装置はハイレベルの命令を周辺装置制御器に送り、周
辺装置制御器ぱ命令を実行するためにＩ／Ｏ装置に必要
とされる制御を実行する。

従来は周辺装置制御器としてはマイクロプロセツサやマ
イクロプログラムによる制御器が使用されて来た。マイ
クロプログラム化された制御器から成るひとつの周辺装
置制御器で多数のＩ／Ｏ装置が制御できる。マイクロプ
ログラム制御器が故障すれば、Ｉ／０装置のそのグルー
プがデータ処理システムによつて利用できないことにな
る。信頼性の要求が低く、保守性があまり要求されない
応用では、周辺装置制御器ごとに１個のマイクロプロセ
ッサを用いる方法がうまくゆくことがわかつている。多
くのデータ処理システムではこのような要求はない。し
かし電気通信システムのようなシステムの信頼性と保守
性の要求条件はこのようなものではない。本発明に従え
ば、この問題は周辺ユニツト制御器は第１のサブプロセ
ツサと第１のサブプロセツサに接続された第１のタイマ
回路とを含み、第１のタイマ回路は第１のタイマスター
ト信号に応動して第１のタイマ制御信号の発生の後第１
の所定の時間の後に第１のタイマ完了信号を発生し、第
１のサブプロセツサは停止状態を持ち伝送手段から受信
された周辺命令の内の第１のものに応動して第１のタイ
マスタート信号を発生して停止状態に入り、第１のタイ
マ完了信号に応動して停止状態の間に伝送手段を経由し
て処理装置に対して第１の確認メツセージを送信し、第
２のサブプロセッサは停止状態を持ち、第１のタイマ回
路に接続されており該伝送手段から受信された周辺命令
の内の第２のものに応動して停止状態に入り、第１のタ
イマ完了信号をその停止状態の間に受信して、第１のサ
ブプロセツサとの間で同期動作を開始し、該伝送手段を
経由して該処理装置に対して第２の確認メツセージを伝
送し、これによつて第１および第２の確認メツセージが
サブプロセツサの同期動作を表示するようにする方式に
よつて解決される。発明の要約 有利なことに本発明に従うデータ処理システムにおいて
は、二重化された同期サブプロセッサと、同期動作を開
始するのに使用されるタイマ回路とを有する高信頼周辺
装置制御器が提供される。

二つのサブプロセツサの同期動作を開始するために、シ
ステムの主制御器は二つのサブプロセッサを始動する周
辺命令（コマンドワード）を指示する。サブプロセッサ
の第１のものは周辺命令に応動してタイマを始動し、両
方のサブプロセツサは周辺命令に応動して停止状態に入
る。タイマは所定の時間の後でタイマ完了信号を発生し
、両方のサブプロセツサは同期動作を開始し、主制御器
に対して確認命令（確認ワード）を送信する。主制御器
によつて両方の確認命令が受信されたことは二つのサブ
プロセツサが同期動作していることを示すことになる。
周辺装置制御器には第２のタイマを設置し、第２のサブ
プロセツサはそのためにタイマ制御信号を発生するよう
になつていてもよい。第２のタイマは第２のサブプロセ
ツサのタイマ制御信号に応動して、第１のタイマの時間
よりも長い時間タイマ制御信号のあと発生されている第
２のタイマ完了信号を発生する。第１のタイマ完了信号
が存在しないときには第２のサブプロセツサは第２のタ
イマ完了信号に応動して、非同期動作を表示する確認命
令を主処理装置に対して送信する。さらに二つのサブプ
ロセツサを相互接続して、第１のサブプロセツサは第１
の周辺命令に応動して第２のサブプロセッサに対して特
殊命令を発生して送信してもよい。第２のサブプロセツ
サは、次に、特殊命令と第２の周辺命令とに応動して停
止状態に入る。二つのサブプロセツサの各々は同期して
動作する二つのマイクロプロセッサシステムから成つて
いてもよい。

マイクロプロセツサシステムは主処理装置からの初期化
命令によつて同期され、これによつて両方のマイクロプ
ロセツサ装置は停止状態に入り、両方は初期タイマ完了
信号に応動して、同期動作を開始する。したがつて、本
発明にしたがう周辺制御器は、その各々が同期したマイ
クロプロセツサシステムの対から成る１対の同期したサ
ブプロセツサから成る。本発明の他の特徴にしたがえば
、二重化されたサブプロセッサに関連した二つのタイマ
回路の各各は二つのサブタイマに分割されている。

一つのサブタイマは初期化のためのタイマ完了信号を発
生し、この信号をサブプロセツサの両方のマイクロプロ
セツサシステムに与える。さらに両方のサブタイマはマ
イクロプロセッサシステムによつて使用されて、正常な
動作の間に関連するマイクロプロセツサシステムに対し
て、タイムアウト信号を与える。サブプロセツサの各々
の二重化されたマイクロプロセツサはマイクロコンピユ
ータと呼ばれ、各各のマイクロコンピユータにはフアー
ストインフアーストアウト（ＦＩＦＯ）のメモリが関連
している。

ＦＩＦＯはマイクロプロセツサによつて実行されるべき
機能を規定する主処理装置から受信されたデータワード
を記憶するのに使用される。本発明のひとつの特徴にし
たがえば、二つのマイクロコンピユータのＦＩＦＯメモ
リはバスおよびメモリ・デコーダ回路によつて相互接続
されており、中央処理装置から送信されたデータワード
は両方のマイクロコンビユータのＦＩＦＯに記憶される
。このようにして、ＦＩＦＯメモリーに記憶されたデー
タワードは同一となり：モのマイクロコンピユータによ
つて同一の機能が実行されることが保証されることにな
る。有利なことに、本発明に従うシステムは、各々のサ
ブプロセツサの中にクロツク回路と制御フリツプフロツ
プとを有している。

クロック回路の各各は発振器と選択回路とを含み、各々
のクロック回路の発振器はその選択回路と他方のクロツ
ク回路の選択回路とに接続されている。各々のクロツク
回路の選択回路はそれに関連するフリツプフロツプが一
方の状態にある、すなわち他方のクロップ回路が不動作
のときにはそれに関連する発振器からのクロック出力を
発生し、関連するフリツプフロップが他方の状態にあつ
て関連する発振器が不動作であることを示すならば、他
方のクロック回路からのクロツク信号を発生する。さら
に、各クロック回路はスレーブクロックと、制御フリッ
プフロツプが一方の状態にあつて他方のクロック回路が
不動作であるときには関連する発振器をスレーブに接続
し、開連するフリツプフロツプが他方の状態にあつて関
連する発振器が不動作であることを示すときにはスレー
ブを他方のクロック回路の発振器に接続するように動作
する回路を含んでいる。制御フリツプフロツプはまた入
出力装置との間の通信に使用することができ、これによ
つて入出力装置はフリツプフロツプが一方の状態にある
ときには第１のサブプロセッサからの入出力命令に応動
し、フリツプフロツプが他方の状態にあるときには第２
のサブプロセッサからの入出力命令に応動するようにな
る。

二つのサブプロセツサは通常はインステツプモードで動
作し、その場合には入出力命令はマツチヤによつて比較
され、これは不一致が生じたときには誤り信号を発生す
るようになつている。さらに本発明の他の特徴にしたが
えば、第１および第２のサブプロセッサのメモリーデー
タ転送回路によつてデータを第１のサブプロセツサから
第２のサブプロセツサに転送することができる。

第１のサブプロセツサのメモリデータ転送回路は、それ
に関連するマイクロコンピユータの制御下に、それに関
連するメモリーからデータワードを読み取り、そのデー
タワードを第２のサブプロセツサのメモリーデータ転送
回路に転送し、こＸでこれは第２のサブプロセッサのデ
ータメモリーに書き込まれる。

【図面の簡単な説明】

本発明は添付の図面を参照した詳細な説明によつてより
完全に理解されるものと思われる。 第１図は本発明の一実施例たるデータ処理システムのブ
ロツク図；第２図は本発明にしたがう周辺装置制御器の
プロツク図：第３図は周辺装置制御器の二重化されたマ
イクロコンピユータの一方の詳細図：第４図は周辺装置
制御器の要素である道接メモリーアクセス（ＤＭＡ）回
路：第５図は第２図のフアーストイン／フアーストアウ
トメモリ（ＦＩＦＯ）回路の詳細図：第６図はＦＩＦＯ
のデータ入力系列で使用される信号の関係を示すタイミ
ング図：第７図はＦＩＦＯのデータ出力系列で発生され
る信号の詳細を示すタイミング図：第８図は第３図のマ
スタークロツク回路の詳細図；第９図は第３図のスレー
ブクロツク回路の詳細図；第１０図は第２図の入出力イ
ンタフエースの詳細図；第１１図は第３図のストローブ
制御回路の詳細図：第１２図は第３図のマイクロプロセ
ツサの一方のプロツク図である。詳細な説明 本発明に従う周辺装置制御器の一実施例を第１図のプロ
ツク１００で示す。 説明のために、図面中では周辺装置制御器は第１図に示
す処理装置１０１、メモリー１０３および周辺バスシス
テム１０２を含む通信システムの一部として示されてい
る。処理装置１０１はメモリ１０３中のプログラムを実
行して、周辺バスシステム１０２を経由して周辺装置制
御器１００に対して周辺命令を送信するようになつてい
る。各々の周辺命令について周辺装置制御器１００は周
辺命令を解釈し、入出力バスシステム−０，１０４ある
いは入出力バスシステム−１，１０７を通して入出力装
置１０５あるいは入出力装置１０６に対して一連の入出
力命令を送る。周辺装置制御器１００は入出力装置から
入出力バスシステム−０，１０４あるいは入出力バスシ
ステム−１，１０７を経由してデータを受信し、周辺動
作の結果を周辺バスシステム１０２を経由して処理装置
１０１に返送する。入出力装置１０５および１０６は周
辺装置制御器１００からの周辺命令に応動してデータを
受信・送信することができる任意の周辺装置でよい。周
辺装置制御器１００は同期して命令を実行することがで
きる二重化されたサブプロセツサ１００−ｂおよび１０
０−ｄを使用する信頼性の高い装置である。サブプロセ
ツサが共に同期して命令を実行しているときには、サブ
プロセツサはデユプレツクス・モードで作動している。
一方のサブプロセツサだけが周辺装置制御器１００の機
能を実現する命令を実行しているときにはそのサブプロ
セツサはシンプレックス・モードで動作していることに
なる。各々がサブプロセツサに接続された二重化された
タイマ回路１００−ａおよび１００−ｃはサブプロセツ
サに同期信号を与える。いずれか一方のサブプロセッサ
が処理装置１０１によつてマスタ・サブプロセッサとな
るように指定され、これによつて他方のサブプロセツサ
はスレーブとして指定されることになる。二つのサブプ
ロセツサはバス１００−ｍを経由して相互に通信する。
以下の例は処理装置１０１による周辺装置制御器１００
の初期化の間にサブプロセッサ１００一ｂとサブプロセ
ツサ１００−ｄとの間で初期化し同期を行なう方法を示
している。 制御器を初期化するためには処理装置１０１はサブプロ
セッサ、例えば、サブプロセッサ１００−ｂをマスタサ
ブプロセツサに指定し、他方、例えば、サブプロセッサ
１００−ｄをスレーブサブプロセツサに指定する。処理
装置１０１は周辺バスシステム１０２を経由してマスタ
ーサブプロセツサに対して周辺命令を送信し、これによ
つてマスターサブプロセッサはシンプレックスモードで
周辺装置制御器の機能の実行を開始する。迫加の周辺命
令を使用して、処理装置１０１は周辺装置制御器の機能
を実行するのに必要な入出力状態と制御情報を送り、マ
スターサブプロセッサはこの状態と制御情報とを内部メ
モリーに記憶する。さらに処理装置１０１は周辺命令を
スレーブサブプロセッサに送り、これによつてスレーブ
サブプロセツサは保守モードになる。保守モードになる
と、スレーブサブプロセッサは保守プログラムを実行す
ることになる。同期プロセスを開始するために、処理装
置１０１はスレーブサブプロセツサに周辺命令を送り、
デユプレックス・モードに入るように準備する。 ある種の初期化ルーチンを実行した後で、スレーブサブ
プロセッサはケーブル１００−ｍを走査してサブプロセ
ツサ命令をさがす。このサブプロセッサ命令をこＸでは
またマスターサブプロセッサからのマイクロコンピュー
タ命令と呼ぶ。次にプロセッサ１０１はマスターサブプ
ロセツサに対して同期プロセスを開始する周辺命令を送
る。同期のための次のステツプはマスターサブプロセッ
サの内部メモリに記憶されている入出力状態制御情報を
スレーブサブプロセツサの内部メモリーに転送すること
である。各サブプロセツサはサブプロセッサの内部メモ
リにアクセスするメモリーデータ転送回路を持つている
。メモリー転送回路はケーブル１００−ｍを経由してそ
れら自身の間でデータを転送する。マスターサブプロセ
ツサはマイクロコンピユータ命令と最初の情報ワードを
送信することによつて転送を開始する。スレーブサブフ
狛セツサの内部メモリーが完全に更新された後で、マス
ターサブプロセツサはタイマ１００−ａを５ミリ秒にセ
ツトし、停止命令を実行する。 スレーブサブプロセッサはタイマ１００−ｃを７ミリ秒
にセツトし停止命令を実行する。タイマ１００−ａの完
了信号は導体１００−ｆを経由してマスタとスレーブの
サブプロセツサとの両方に結合される。もしタイマ１０
０−ａが両方のサブプロセッサに完了信号を送れば、こ
れは相互に同期を開始し、動作が正常であることを表示
する確認メッセージである確認命令を処理装置１０１に
送信する。またスレーブサブプロセッサはタイマ１００
−ｃのタイミング・シーケンスを停止する。もしタイマ
１００−ｃがスレーブサブプロセツサに対して完了信号
を送信すれば、この完了信号はタイマ１００−ａが正し
くタイムアウトしないので誤り状態が存在することを示
すことになる。マスターサブプロセツサは停止状態のま
Ｘであるが、スレーブサブプロセツサは処理装置１０１
に対して確認命令を送出する。この確認命令は処理装置
１０１に対してマスター・サブプロセッサが走つていな
いことを知らせる。スレーブサブプロセッサは周辺装置
制御器のシンプレツクス動作を実行する。この結果とし
て周辺装置制御器１００はシンプレックスあるいはデユ
プレックスのモードで動作する。周辺装置制御器１００
は第２図に詳細に示されている。 各サブプロセツサはマイクロコンピュータ、走査器応答
ラッチ回路、フアースト・イン・フアースト・アウト（
ＦＩＦＯ）メモリー、直接メモリアクセス（ＤＭＡ）回
路およびランダムアクセスメモリ（ＲＡＭ）を含んでい
る。サブプロセッサのメモリー・データ転送回路はそれ
に関連するＤＭＡである。第３図に関連して後述するよ
うに、各々のマイクロコンピユータは同期して動作する
１対のマイクロプロセツサとマイクロプロセツサ用のプ
ログラムを記憶するプログラム可能なＲＯＭ（ＰＲＯＭ
）とを含んでいる。ＲＡＭ２Ｏ３および２０７は入出力
バスシステム−０，１０４および入出力バスシステム−
１，１０７に接続された入出力装置に関連して生ずる動
作を規定する入出力状態データを記憶する。ＲＡＭ２Ｏ
３および２０７は任意の数の市販されている素子で形成
してもよい。周辺バスシステム１０２は周辺装置バス２
０８と走査器応答バス２０９から構成されている。次に
第２図を使つて同期プロセスについて詳述する。 二つのサブプロセッサの中でマイクロコンピュータ２０
０とマイクロコンピユータ２０４との間で同期を実現す
る必要がある。処理装置１０１がマスターサブプロセツ
サに指定されたサブプロセツサ１００−ｂに対してサブ
プロセツサ１００−ｂをシンプレツクスモードにする周
辺命令を生ずると、周辺命令は周辺装置バス２０８、を
通してＦＩＦＯ２Ｏｌに与えられ、マイクロコンピユー
タ２００によつてＦＩＦＯ２Ｏｌから読み出される。処
理装置１０１がスレーブサブフ釘セツサに指定されたサ
ブプロセッサ１００−ｄに対してサブプロセツサ１００
−ｄを保守モードにする周辺命令を送信すると、周辺命
令は周辺装置バス２０８、ＦＩＦＯ２Ｏ５およびバス２
１５を通して送信される。サブプロセツサ１００−ｂの
内部状態記憶はＲＡＭ２Ｏ３であり、これはマイクロコ
ンピユータ２００によつて周辺装置制御器の機能にした
がつて正しい入出力状態情報を記憶するように更新され
ている。マイクロコンピユータ２０４がマイクロコンピ
ユータ２００と同期できるようになるためには、ＲＡＭ
２Ｏ３に含まれていた情報をＲＡＭ２Ｏ７にコピーしな
ければならない。このデータ転送はＤＭＡ２ｌ２、ＤＭ
Ａ２ｌ３およびバス２１７によつて実現される。データ
転送を実行する前に、マイクロコンピユータ２００およ
び２０４はそれぞれ転送されるべきデータワードの数と
開始アドレスをＤＭＡ２ｌ２および２１３の夫々で初期
化しなければならない。データ転送の機能の他にＤＭＡ
はマイクロコンビユータのためにマイクロコンピユータ
の間でマイクロコンビユータ命令の送信を行なうための
手段を提供する。サブプロセツサ１００−ｄがデユプレ
ツクスモードに入る準備をする周辺命令を受信するとき
には、マイクロコンピユータ２０４はＤＭＡ２ｌ３を走
査してマイクロコンピユータ２００からのマイクロコン
ピユータ命令を探索する。 サブプロセッサ１００−ｄが同期プロセスを開始するた
めの周辺命令を受信すると、マイクロコンピユータ２０
０はＤＭＡ２ｌ２を初期化してマイクロコンピユータ２
０４に対してマイクロコンピユータ命令を送出する。マ
イクロコンピユータ２００からのマイクロコンピユータ
命令を受信すると、マイクロコンピユータ２０４はＤＭ
Ａ２ｌ３を初期化してＤＭＡ２ｌ２からワードを読んで
、これらのワードをＲＡＭ２Ｏ７に記憶するようにする
。ＤＭＡ２ｌ２はマイクロコンピユータ２００によつて
すでに初期化されているので、ＤＭＡ２ｌ２はＲＡＭ２
Ｏ３からの第１ワードを取り出してＤＭＡ２ｌ３がこの
ワードをＤＭＡ２ｌ２内の適切なレジスタから読み出す
のを待つている。二つのＤＭＡはこの動作をＲＡＭ２Ｏ
３からＲＡＭ２Ｏ７が完全に更新されるまで継続する。
ＲＡＭ２Ｏ７がＲＡＭ２Ｏ３から完全に更新されると、
マイクロコンピユータ２００はタイマ１００−ａを５ミ
リ秒を計時するように設定し、停止命令を実行する。 マイクロコンピユータ２０４はタイマ１００−ｃを７ミ
リ秒計時するように設定し停止命令を実行する。５ミリ
秒後に発生するタイマ１００−ａのタイマ完了信号はマ
イクロコンピユータに対して導体１００−ｆで接続され
、両方のマイクロコンピユータに対して割込みを生ずる
。 もしタイマ１００−ａが両方のマイクロコンピユータに
割込みを生ずると、これは互に同期を開始し、処理装置
１０１に対して、動作が正常であることを示す確認命令
を送信する。これらの確認命令は走査器応答ラツチ２０
６および２０２を用いてマイクロコンピユータによつて
送信される。さらにマイクロコンピユータ２０４はタイ
マ１００−ｃをりセツトし、タイマ１００ｃからの割込
みが生じないようにする。タイマ１００−ｃからの割込
みはタイマ１００−ａが正しくタイムアウトしなかつた
ことを示すので誤りが存在することを示す。このときは
マイクロコンビユータ２０４はまた処理装置１０１に対
して、マイクロコンピユータ２００が故障した旨を示す
確認命令を送信する。こＸでマイクロコンピユータ２０
０とマイクロコンピユータ２０４とは命令を同期して実
行することになる。 同期を保つために、周辺装置バス２０８および入出力バ
スシステム１０４および１０７から読み出されるデータ
は両方のマイクロコンピユータによつて同時に読み出さ
れなければならない。入出力装置から読み出しを行なつ
ているときには、入出力装置は読み出されるべきデータ
を両方の入出力バスシステム１０４および１０７に与え
る。ＦＩＦＯ２ＯｌおよびＦＩＦＯ２Ｏ５によつてバツ
フアされる周辺装置バス２０８上のデータに関しては、
マイクロコンピユータは同一の周辺命令を同時に両方の
ＦＩＦＯから読み取らなければならない。これはマスタ
ー・マイクロコンピユータのＦＩＦＯに書かれている任
意の周辺命令を周辺装置バス２０８からスレープ・マイ
クロコンピユータのＦＩＦＯに同時に書き込むことによ
つて解決される。さらにＦＩＦＯ２Ｏｌおよび２０５の
内部データ動作は同期して動作する。マイクロコンピユ
ータが同期しているかどうかは何かの入出力命令が入出
力装置に送られたときに判定される。入出力装置に送ら
れたすべての命令はデータマツチヤ２１１および２１９
によつて一致がとられる。もしいずれかのマツチャが不
一致を示すと、これはマイクロコンピユータ２００と２
０４とが同期して命令を実行していないことを意味する
。もし不一致が生ずると両方のマイクロコンピユータ２
００および２０４は保守モードに入る。もし永久故障が
保守モードで見つかれば、故障してない方のマイクロコ
ンビユータはシンプレックスモードとなり、他方のマイ
クロコンピユータは保守モードのまＸとなる。もし永久
故障が見つからなければ、指定されたマスター・マイク
ロコンピユータはシンプレツクスモードとなり、指定さ
れたスレーブ・マイクロコンピユータぱ保守モードにな
る。マイクロコンピユータ２００は第３図に詳細に図示
されている。 マイクロコンピユータ２０４は構造的にはマイクロコン
ピユータ２００と同等であり、図面を簡潔にするために
図面中では詳細には示していない。各マイクロコンピユ
ータはその指定とは関係なくマスターマィクロプロセツ
サ（マイクロプロセッサ３００）とスレーブマイクロマ
イクロプロセツサ（マイクロプロセツサ３０７）とを含
んでいる。マイクロプロセツサ３００については第１２
図に関連して後述する。ＰＲＯＭ３Ｏ４、マスタークロ
ツク３０１、ＰＩＣ（優先割込み回路）３０２、ローカ
ルＲＡＭ３Ｏ５、トランシーバ３０６およびバス３１４
と共にマイクロプロセツサ３００は自己完結的に動作す
るマイクロコンピユータを表わしている。マイクロプロ
セッサは同期して動作し、その出力はマッチヤ３１９に
よつて整合される。マイクロプロセツサがもし同期して
動作していなければ、マッチヤ３１９はＰＩＣ３Ｏ２お
よびＰＩＣ３Ｏ９の両方に誤り信号を送出し、これによ
つてそれぞれに関連したマイクロプロセツサに割込みを
生ずる。割込みを受信すると、マイクロプロセツサ３０
０とマイクロプロセツサ３０７とは再同期するように試
みる。マスタークロツク３０１の目的はマイクロプロセ
ッサ３００によつて要求された基本クロツクパルスを発
生することである。 マスタークロツク３０１はそれ自身の水晶発振器の出力
あるいは導体３１８のクロツク一１信号を選択する。ク
ロック一１信号は第２図の他方のマイクロコンピユータ
のマスタークロツク回路によつて発生される。マスター
クロツク３０１のそれ自身の内部クロツク発振器あるい
はクロツク一１信号のいずれかを選択する機能によつて
、いずれかのクロツクパルス源が故障した場合にも、マ
イクロコンビユータ３００に対してクロツクパルスを発
生することができるようになる。スレーブクロツク３０
８はマスタークロツク３０１に似ているが次の点で異つ
ている。これは内部水晶発振器を持たず、導体３１８上
のクロツク一１信号かあるいは導体３１７土のクロック
一０信号のいずれかを選択する。誘導されたクロックパ
ルスはマイクロプロセッサ３０７に送信される。ＰＲＯ
Ｍ３Ｏ４は任意の数の市販のメモリー素子で構成できる
。 ＰＲＯＭ３ｌｌはＰＲＯＭ３Ｏ４と同等である。ＰＲＯ
Ｍ３ｌｌはマイクロプロセツサ３００によつて実行され
るべきプログラムを含んでいる。ローカルＲＡＭ３Ｏ５
は任意数の市販の素子で構成することができる。 ローカルＲＡＭ３ｌ２は口ーカルＲＡＭ３Ｏ５と同様で
あり、その目的はマイクロプロセツサ３００に対して診
断プログラムの実行の間一時記憶を与えることである。
ＰＩＣ３Ｏ２はマスク機能を持つマイクロプロセッサ３
００の優先割込み回路である。ＰＩＣ３Ｏ２は任意の数
の市販の素子から構成されている。ＰＩＣ３Ｏ２の機能
は入力信号を受信したときにマイクロプロセツサ３００
に対して割込みを生ずることである。マイクロプロセツ
サ３００はＰＩＣ３Ｏ２を読み、どの入力が割込みを生
じたかを判定する。さらにマイクロプロセツサ３００は
ＰＩＣ３Ｏ２に対して入力が割込みを生じないようにす
るためのワードを送る。ＰＩＣ３Ｏ９はＰＩＣ３Ｏ２と
同様である。サブタイマ３０３は三つの独立したカウン
タを有する任意の数の市販の素子である。 各カウンタは個々の完了信号出力端子を有している。計
時されるべき時間はバス３１４を経由してマイクロプロ
セツサ３００がそのタイマに書き込むワードによつて決
定される。サブタイマ３０３はマイクロプロセツサ３０
０にとつてはアドレス可能なデバイスである。サブタイ
マ３０３の出力のひとつは導体３２０上の信号ＲＳＴＯ
ＵＴＬ−０であり、これはＰＩＣ３Ｏ２の入力端子１２
に接続される。ＲＳＴＯＵＴＬ−０はまた第２図の他方
のマイクロコンピユータに送信される。マイクロプロセ
ツサ３００は固定した時間を計時するためにサブタイマ
３０３を使用する。サブタイマ３０３のカウンタがＯに
減合された後で、適切な出力端子は゛１”状態となり、
ＰＩＣ３Ｏ２を経由してマイクロプロセツサ３００に対
する割込みを生ずる。サブタイマ３１０はサブタイマ３
０３と同様であるが、サブタイマ３１０はＲＳＴＯＵＴ
Ｌ−０に似た信号を生じない点は異つている。この代り
サブタイマ３０３のＲＳＴＯＵＴＬ−０信号が導体１０
０−ｆを経由してＰＩＣ３Ｏ９に接続される。このよう
な区別をする理由ぱ後述するマイクロプロセツサ３００
とマイクロプロセツサ３０７との間でどのように同期を
実現するかの説明から明らかになると思われる。トラン
シーバ３０６はマイクロプロセツサ３００にバス２１４
に対する書き込み、読み出しの能力を与えるものなら、
どのようなものでもよい種々の市販の素子で構成される
。 トランシーバ３１３はマイクロプロセッサ３０７にバス
２１４を読む能力を与えるものなら何でもよい種々の市
販の素子で構成される。マイクロプロセツサ３００とマ
イクロプロセツサ３０７が同期して動作しているときに
は、マツチヤ３１９はバス３１４および３１５上のデー
タ信号とＨＡＣＫＬ信号とを比較し誤り検出を行なう。 もし不一致が検出されれば、マツチヤ３１９はＰＩＣ３
Ｏ２の入力１５を経由してマイクロプロセツサ３００に
対して割込み、ＰＩＣ３Ｏ９の入力１５を経由してマイ
クロプロセツサ３０７ＶＣ対して割込みを行なう。いず
れのマイクロプロセッサも適切なＰＩＣのマスク機能を
利用してこの割込みを消勢することができる。マツチヤ
３１９はその出力とマイクロプロセッサからの適切な制
御信号とのＡＮＤをとつて導体３２４上の信号を発生す
る標準の比較器である。マイクロコンピユータ２００お
よび２０４を同一期するプロセスについては第２図を参
照して説明した。 マイクロコンピユータを同期する前にマイクロプロセツ
サの各々の対は同期していなければならない。この同期
のプロセスをマイクロプロセッサ３００および３０７に
関して説明する。周辺装置制御器１００の初期化の間に
、処理装置１０１は周辺装置バス２０８および導体２２
４を経由してマイクロコンビユータ２００に対してＲＥ
ＳＥＴ−０信号を送信し、これによつてマイクロコンピ
ユータ２００の中のマイクロプロセッサをりセツトする
。マイクロプロセッサ３００が２θりセツトされるし、
これはその完全性をチエツクする診断ルーチンを実行し
、サブタイマ３０３のカウンタ２をセツトし、５ミリ秒
の割込みを生ずるようにして次に停止命令を実行する。 マイクロプロセツサ３０７は同一の動作を実行する。サ
ブタイマ３０３がマイクロプロセツサ３００および３０
７に割込みをかけたときに、これは同期動作を開始する
。マイクロプロセツサ３００はバス３２１を経由してサ
ブタイマ３０３をアドレスして、カウンタ２に適切なワ
ードを書き込むことによつて、カウンタ２を５ミリ秒に
セツトする。カウンタ２が減分されて０になつたときに
、これは導体１００−ｆに゛１”を送出し、これがＰＩ
Ｃ３Ｏ２の入力１２に与えられる。導体１００−ｆはま
たＰＩＣ３Ｏ９に接続されている。導体１００−ｆ上に
゛１゛が存在するときには、ＰＩＣ３Ｏ２とＰＩＣ３Ｏ
９とはマイクロプロセッサ３００および３０７に対して
割込みを生ずる。もしサブタイマ３０３カピ１゛″を生
ずると、マイクロプロセッサ３００および３０ｒは同期
して動作を開始し、マイクロプロセツサ３００は処理装
置１０１に対して確認命令を返送し、同期が実現されて
いることを示す。この確認命令はバス３１４、バツフア
３０６、バス２１４、走査器応答ラツチ２０２（第２図
）、及び走査器応答バス２０９（第２図）を通して実行
される。第２図のＤＭＡ２ｌ２、ＤＭＡ２ｌ３、バス２
１７の動作について次に詳述する。 これらの回路の目的はマイクロコンピユータ２００とマ
イクロコンピユータ２０４の同期の一部としてＲＡＭ２
Ｏ３とＲＡＭ２Ｏ７の間でデータを転送することである
。ＲＡＭ２Ｏ３からＲＡＭ２Ｏ７へデータを転送すると
きには、マイクロコンピユータ２００はＲＡＭ２Ｏ３か
らデータをアクセスし、このデータをバス２１７を経由
してＤＭＡ２ｌ３に転送するために、ＤＭＡ２ｌ２を初
期化する。またマイクロコンピユータ２０４はＤＭＡ２
ｌ３を初期化してＤＭＡ２ｌ２から（バス２１７を経由
して）情報を受理し、この情報をＲＡＭ２Ｏ７に書き込
む。初期化の一部として、各々のマイクロコンピユータ
は（マイクロコンピユータが制御する）ＤＭＡに対して
転送されるべきデータの開始アドレスと、転送されるべ
きワードの数と、動作が読み出しであるか書き込みであ
るかを示す情報を送る。マイクロコンピユータ２００が
ＲＡＭ２Ｏ３を読むためにＤＭＡを初期化してしまつた
後で、ＤＭＡ２ｌ２はマイクロコンピユータ２００から
バス２１４の制御権を要求する。１）ＭＡ２ｌ２はバス
２１４を経由してＲＡＭ２Ｏ３からアクセスされたデー
タを得て、バス２１７を経由してこれをＤＭＡ２ｌ３に
再送する。 ＤＭＡ２ｌ３はマイクロコンピユータ２０４からバス２
１５の制御権を要求する。マイクロコンピユータ２０４
が（バス２１５を経由して）ＤＭＡ２ｌ３に対して、Ｄ
ＭＡ２ｌ３がバス２１５の制御権を持つていることを知
らせると、ＤＭＡ２ｌ３はＲＡＭ２Ｏ７に対して、アド
レスと、バス２１７から受信されたデータと、ＲＡＭ２
Ｏ７の書き込み制御信号とを送信する。ＲＡＭ２Ｏ７に
対する書き込みが終了した後で、ＤＭＡ２ｌ３はバス２
１７を経由してＤＭＡ２ｌ２に対して完了信号を送る。
ＤＭＡ２ｌ３からの完了信号を受信した後で、ＤＭＡ２
ｌ２はＲＡＭ２Ｏ３からの他のワードにアクセスする。
このプロセスは初期化時にマイクロコンピユータ２００
によつて指定された数のワードをＤＭＡ２ｌ２がアクセ
スしてしまうまで継続する。もしＲＡＭ２Ｏ３からＲＡ
Ｍ２Ｏ７に情報が転送されると、通常のようにＤＭＡ２
ｌ２はマスタに、ＤＭＡ２ｌ３はスレーブになる。ＤＭ
Ａ回路２１２は第４図に詳細に示されている。 ＤＭＡ２ｌ３はＤＭＡ２ｌ２の構造と同一であるから、
図面を簡潔にするために図面には詳述していない。第２
図のマイクロコンピユータ２００はＤＭＡ２ｌ２に関し
て三つの動作を行なう。第１の動作は出力レジスタ４０
２および入力レジスタ４０３であるメールポックスの読
み書きである。これらの二つのレジスタはマイクロコン
ピユータ２００および２０４によつて二つのマイクロコ
ンピユータの間の通信に用いられる。出力レジスタ４０
２はその内容を導体４２１を通してＤＭＡ２ｌ３に送出
し、入力レジスタ４０３は導体４２２を経由してＤＭＡ
２ｌ３からのデータを受信する。ＤＭＡ２ｌ３は導体４
２１からのデータを受信する入力レジスタと導体４２２
を経由してデータを送信する出力レジスタとを持つてい
る。出力レジスタ４０２は書き込み命令を実行するマイ
クロコンピユータ２００によつて書き込まれ、これは次
のような信号のシーケンスを生ずる。導体２１４−ａ上
のＦＤ２３ｌ６のアドレスとＷＬ信号である導体４１７
上の１１゜゛が送出される。この伝送によつて導体２１
４−ｂ上のデータがＮＡＮＤゲート４１４の出力によつ
て出力レジスタ４０２にクロックに同調して出される。
このアドレスは導体４２３に゛１”を送出する機能デコ
ーダ４００によつて復号される。導体４２３および４１
７の両方に゛１゛を受信すると、ＮＡＮＤゲート４１３
はＮＡＮＤゲート４１４に対して゛０゜゛を送出し、Ｎ
ＡＮＤゲート４１４が出力レジスタ４０２にクロツクを
生ずるようにする。同一のアドレスは入力レジスタ４０
３を読み出すのに使用されるが、マイクロコンピユータ
２００はメモリー読み出し命令を実行する。読み出しメ
モリー命令の実行によつて、導体４１８上のＲＬ信号ば
１゛となり、これによつて入力レジスタ４０３はその情
報を導体２１４−ｂに送信することになる。このアドレ
スは機能デコーダ４００によつて復号され、これは導体
４２３上に゛１゛を送出する。両方の導体４２３および
４１８に１Ｆ゛を受信すると、ＡＮＤゲート４１５は０
Ｒゲート４１６に対しで１”を送出し、その出力は入力
レジスタ４０３を付勢する。次にマイクロコンピユータ
は導体２１４−ｂ上の信号を読む。実行される第２の命
令はＤＭＡ制御器４０１の初期化である。 ＤＭＡ制御器４０１は任意の市販の素子でよい。マイク
ロコンピユータ２００はＤＭＡ制御器４０１を初期化し
て開始アドレス、転送されるべきワードの数およびコマ
ンドデータを与える。ＤＭＡ制御器４０１はこれらの情
報をすべてその内部に記憶する。この形のＤＭＡ制御器
に共通なように、ＤＭＡ制御器４０１はコマンド・デー
タによつてそれが実行するべき動作のタイプを決定し、
それ自身の内部状態を決める。開始アドレスはアクセス
されるべき第１のアドレスを示す。ＤＭＡ制御器４０１
は転送されるべきワードの数によつて規定されるすべて
のワードにアクセスし終るまで、この開始アドレスを減
分する。マイクロコンピユータ２００はメモリ書き込み
命令を実行することによつてＤＭＡ制御器４０１に情報
を送る。ＤＭＡ制御器４・０１のＣＳ命令が６１″であ
るときに、ＤＭＡ制御器４０１は導体２１４−ｂ上の情
報を内部に記憶する。マイクロコンピユータ２００がＤ
ＭＡ２ｌ２に対するメモリー書き込み命令を実行すると
きに、アドレスの上位の８ビットは機能デコーダ４００
によつて復号され、これは次に導体４２４を通してＣＳ
入力を経由してＤＭＡ制御器４０１を付勢する。ＤＭＡ
制御器４０１はそのＡＤ入力から読まれた下位の８ビッ
トを復号し、導体２１４−ｂ上の情報の形を判定する。
アドレスビットは導体４３４、トランシーバ４１１およ
び導体２１４−ａを経由して伝送される。ＤＭＡ２ｌ２
の第３の動作はＲＡＭ２Ｏ３との間のデータの送受であ
る。 こｋで説明のためにＤＤＭＡ２ｌ２はＤＭＡ２ｌ３に対
するデータの転送であるとしよう。マイクロコンピユー
タ２００はフリツプフロツプ４５３をセツトすることに
よつてＤＭＡ２ｌ２がＤＭＡ２ｌ３にデータを転送する
ことを指定し、Ｄフリツプフロツプ４５４をセツトする
ことによつて転送を開始する。マイクロコンピユータ２
００がＦＤＯ４ｌ６のアドレスと０８１６とのデータに
よつてメモリ書き込み命令を実行したときには、フリツ
プフロツプ４５３は次のシーケンスでセツトされる。機
能デコーダ４００がＦＤＯ４ｌ６のアドレスと０８１６
のデータとを検出したときには、これは導体４２５に゛
１゛を送出する。メモリー書き込み命令の実行の間に、
マイクロコンピユータ２００は導体４１７に対しで１゛
を送出する（ＷＬ信号）。導体４１７と導体４２５との
両方の゛１”によつてＮＡＮＤゲート４５６を通して、
フリツプフロツプ４５３がセツトされる。マイクロコン
ピユータ２００がＦＤＯｌ６のアドレスでメモリー書き
込み命令を実行したときに、ＤＭＡ要求Ｄフリップフロ
ツプ４５４は次のシーケンスでセツトされる。ＦＤＯＯ
のアドレスは関数デコーダ４００を動作して、導体４２
７に゛１”を送出し、これは次にＤフリップフロップ４
５４のＤ入力に信号を与える。書き込み命令の終りで、
Ｄフリツプフロツプ４５４はＮＡＮＤゲート４４４の出
力が゛１゛になつた出力によつてセツトされる。ＮＡＮ
Ｄゲート４４４の出力は両方の導体４４３および４２７
が゛１゛を送出しているので、メモリー書き込み命令の
間ばＯ”となつている。フリツプフロツプ４５４の出力
は導体４２８によつてＤＭＡ制御器４０１のＤＲＥＱＯ
入力端子に送出される。フリツプフロツプ４５４の出力
が゛ゞ１″となると、ＤＭＡ制御器４０１はＲＡＭ２Ｏ
３からのデータのプロツクの転送を開始する。ＤＭＡ制
御器４０１はまず導体４２９にＨＲＥＱＬ信号（゛１゛
）を送出する。マイクロコンピユータ２００はこれに応
動して導体４３０上の゛１”としてＨＡＣＫＬ信号を送
出し、それ自身をバス２１４から切断する。ＤＭＡ制御
器４０１はバス４３４上にアドレスビツトの上位の８ビ
ツトを送出し、導体４３６（これはＡＤＳＴＢ出力端子
に接続されている）に゛１゛を送出することによつてこ
れらのビットをストローブする。ＤＭＡ制御器４０１は
（１）バス４３４上にアドレスの下位の８ビットを送出
し、（２）ＡＥＮ出力端子を゛１゛とし、これによつて
トランシーバ４１１の出力とラツチ４１０を付勢してア
ドレス導体２１４−ａに接続し、（３）導体４３２に接
続されたＭＥＭＲ出力端子を゛１゛とし、これを導体４
１８（ＲＬ信号）によつてバッフア４１２を経由して返
送する。これらの信号によつてＲＡＭ２Ｏ３は導体２１
４−ａ上のアドレスによつて指定された記憶位置を読み
、アクセスされたデータを導体２１４−ｂに与える。Ｄ
ＭＡ制御器４０１はＩＯＷ出力端子を゛１゛にすること
によつて、このデータを出力レジスタ４０２に書き込む
。この信号はＮＡＮＤゲート４１４を経由して導体４３
７によつて出力レジスタ４０２に送出される。出力レジ
スタ４０２は次にこの情報を導体４２１に転送する。フ
リツプフロツプ４５３は先にセツトされているから、４
３７上の信号はデータセレクタ４４５を経由してフリツ
プフロップ４０５をセツトする。フリツプフロツプ４５
３はセツトされるとデータセレクタ４４５にそのＡ入力
を選択させる。フリツプフロツプ４０５はセツトされる
と導体４３８を経由してＤＭＡ２ｌ３に゛１゛を送出す
る。導体４３７が゛Ｏ゛を送出しており、導体４３９（
ＣＫＬ信号）が゛Ｏ”を送出しているときにはＮＯＲゲ
ート４０６によつて、フリツプフロツプ４０５はりセツ
トされる。ＤＭＡ２ｌ３が導体４０９上の゛０゛（ＰＲ
ＩＶＲＤＹ−１信号）によつて応答したときに、フリッ
プフロツプ４０４はセツトされる。導体４３７が゛０゛
を送信しているときに、フリツプフロツプ４０４はりセ
ツトされる。フリップフロツプ４０４がセツトされると
、これは導体４４０を経由してＤＭＡ制御器４０１のレ
デイ入力端子に１１゛を送信するようにする。レデイ入
力端子が゛１゛になると、ＤＭＡ制御器４０１はＲＡＭ
２Ｏ３からの他のワードにアクセスする。もしＤＭＡ制
御器４０１がスレーブＤＭＡであれば、データは入力レ
ジスタ４０３から導体２１４−ｂを通してＲＡＭ２Ｏ３
に書き込まれる。この動作はＭＥＭＷ出力端子（これは
４３１に接続されている）とＩＯＲ出力端子（これは導
体４４１に接続されている）とが使用されることを除い
て先に述べた動作と同様である。さらに、フリップフロ
ツプ４５３はセツトされない。したがって、データセレ
クタ４４５は導体４４１（ＩＯＲ出力端子）を選択する
。第２図のＦＩＦＯ２Ｏｌは第５図に詳細に示されてい
る。 ＦＩＦＯ２Ｏ５の構造はＦＩＦＯ２Ｏｌの構造と同様で
あり、簡単のため図面には詳細には示していない。タイ
ミング発生器５１９の制御によつて、データはＰＵＢ２
あるいはＰＵＢｌの一方からデータセレクタ５３０を経
由して、導体５５１を通してレジスタ５３１の入力に移
動される。入力レジスタ５３１からデータは導体５５２
を経由してデータはＲＡＭ５３２に転送される。マイク
ロコンビユータ２００がレジスタ５３３を空にしてしま
つた後で、タイミング発生器５１９はＲＡＭ５３２から
は情報を出力レジスタ５３３に転送し、フリツプフロツ
プ５３９をセツトする。フリップフロップ５３９がセツ
トされると、出力レジスタ５３３でさらにデータが利用
できることを示す。マイクロコンピユータ２００はフリ
ツプフロップ５３９をりセツトすることによつて、出力
レジスタ５３３から情報を取り出したことを示す。周辺
装置バス２０８はさらにデータバスＰＵＢ２５３８とデ
ータバスＰＵＢｌ５３７を含んでいる。 両方のデータバス５３８および５３７は２４ビットのデ
ータを送信する。処理装置１０１は導体５０７（付勢０
）あるいは導体５０９（付勢１）に“１゜″を送信する
ことによつて、データバスＰＵＢｌ５３７あるいはデー
タバスＰＵＢ２５３８のいずれかを使用しているかを指
定する。説明の目的で、処理装置１０１はデータバスＰ
ＵＢｌ５３７に情報を送出しているものと仮定しよう。
処理装置１０１は導体５３７にデータを送出する。処理
装置１０１はまた導体５０７に゛１゛を送出し、これに
よつてフリツプフロツプ５０１はセツトされる。データ
セレクタ５３０はデータバスＰＵＢｌ５３７を選択する
。これはフリツプフロツプ５０１の出力が０Ｒゲート５
１６、導体５４９を経由してデータセレクタ５３０を動
作して導体５３７を選択するためである。フリツプフロ
ツプ５０１の出力はゲート５１６および５１８を経由し
て導体５５１のＥＮＡＬ信号を゛Ｏ゛とし、これはさら
にタイミング発生器５１９が第６図に示された入力シー
ケンスを開始するようにする。ＥＮＡＬ信号は第６図の
線６０２として示されている。タイミング発生器５１９
は導体５４７にＥＮＷＨ信号゛１゛を送出し、これが入
力レジスタ５３１を付勢する。入力レジスタ５３１は先
に０にセツトされているＳＲフリップフロツプを含んで
いる。データバスＰＵＢｌ５３７土のデータビットはデ
ータセレクタ５３０を通して導体５５１に送信され、レ
ジスタ５３１の中にセツトされる。タイミング発生器５
１９は導体５３４とデータセレクタ５２３を通して入力
カウンタ５２０のアドレスをＲＡＭ５３２のアドレス導
体に選択する。この選択は第６図の線６０８に示すよう
に導体５２６上のＭＳＬ信号を゛０゛にすることによつ
て実行される。入力カウンタ５２０はそこに新らしいデ
ータを書き込むべきＲＡＭ５３２中の位置のアドレスを
含んでいる。タイミング発生器５１９は線６０４に示す
ように導体５２８の信号ＷＦＬを゛Ｏ゛にすることによ
つてＲＡＭ５３２に書き込みを行なう。次にタイミング
発生器５１９は線６０５に示すように導体５２４上の信
号１１ＣＬに゛１゛のパルスを与えることによつて入力
カウンタ５２０を増分する。タイミング発生器５１９は
（１）線６０６に示すように導体５４８のＩＲＲＨ信号
に゛１゛のパルスを与えることによつて入力レジスタ５
３１をりセツトし、（２）線６０７に示すように導体５
０８のＥＮＲＬ信号に゛Ｏ”のパルスを与えることによ
つてフリツプフロツプ５０１をりセツトする。タイミン
グ発生器５１９は出力カウンタ５２２によつて指定され
るＲＡＭ５３２からの情報を出力レジスタ５３３に移動
し、フリップフロツプ５３９をセツトして、マイクロコ
ンピユータ２００に対して出力レジスタ５３３中にワー
ドがあることを知らせる。この動作に使用されるタイミ
ング信号のシーケンスを第７図に示す。（１）線７０４
に示す導体５４４の０ＰＰＬ信号が“１゛となり、（２
）線７０６に示す導体５５１のＥＮＡＬ信号が゛１”と
なり、（３）減算器５２１が導体５２５に８Ｆ”を送信
していれば、タイミング発生器５１９は線７０１に示す
ように導体５２９上のパルス信号ＢＣＨを″１゛とする
。信号ＢＣＨが゛１゛のパルスとなつたときにＢＣＨ信
号の前縁でＲＡＭ５３２の出力は出力レジスタ５３３に
与えられる。ＥＮＡＬ信号が゛１゛となると、処理装置
１０１は入力レジスタ５３１に情報を書き込もうとして
いないことを示す。導体５２５上の”１”はＲＡＭ５３
２から出力レジスタ５３３に移動するべきワードが存在
することを示す。タイミング発生器５１９は線７０３で
示すように導体５２７に゛１゛であるＩＯＣＬ信号のパ
ルスを与えることによつて出力カウンタ５２２を増分す
る。導体５２６上のＭＳＬ信号（線７０５で示される）
ば１゛となり、これはデータセレクタ５２３を動作して
導体５３５上の出力カウンタ５２２の出力をＲＡＭ５３
２に対するアドレスとして導体５３６に与える。フリッ
プフロップ５３９は線７０２に示すように導体５４２土
のパルスを発生するタイミング発生器５１９によつてセ
ツトされる。フリツプーフロツプ５３９のセツトによつ
てフリツプーフロツプ５３９は導体５４４上の０ＰＰＬ
信号を線７０４に示すように゛０゛にする。マイクロコ
ンピユータ２００は連続した三つのデータバイトとして
２４ビツトのワードを出力レジスタ５３３から読む。 マイクロコンピユータはアドレスＦＣＯＯｌ６，ＦＣＯ
ｌｌ６，ＦＣＯ２ｌ６を使用して三つのメモリ読み出し
動作を実行する。アドレスデコーダ５４１は、データセ
レクタ５４０を適切に選択して情報を導体２１４−ｂに
与えることによつて出力レジスタ５３３から正しいバイ
トを選択する。マイクロコンピユータ２００は導体５４
３上のパルス信号ＲＯＤＰＬを゛１゛にすることによつ
てフリツプフロツプ５３９の出力を゛１゛にする。フリ
ツプフロツプ５０５はダイポーズフリップフロップであ
り、これはフリツプフロツプ５０１および５０２の出力
と同一の方法でセツトされたときにＥＮＡＢＬＥＯ−１
とＥＮＡＢＬＥｌ−１（バス２２０を経由してＦＩＦＯ
２Ｏ５から来る）とを取扱う。 ＦＩＦＯ２Ｏｌを表わす第５図の回路はＥＮＡＢＬＥＯ
−０とＥＮＡＢＬＥｌ−０とを発生し、これはバス２２
０を経由してＦＩＦＯ２Ｏ５に送信され、同様の方法で
取扱われる。フリツプフロツプ５０５がセツトされたと
き、ＦＩＦＯ２Ｏ５に送信される周辺命令はＦＩＦＯ２
Ｏｌによつて受理され、ＦＩＦＯ２Ｏ５と同期してＲＡ
Ｍ５３２に記憶される。マイクロコンピユータ２００と
２０４との同期はこれらがそのそれぞれのＦＩＦＯから
同時にその周辺命令を受信しなければならないので重要
な機能である。フリップフロツプ５０５が導体５１３上
のダイポーズリセット信号によつてりセツトされたとき
に、ＦＩＦＯ２ＯｌはＦＩＦＯ２Ｏ５とは独立する。Ｆ
ＩＦＯ２Ｏ５はこれがＦＩＦＯ２Ｏｌと独立して動作し
ているかどうかを決定するフリツプフロップ５０５と同
一のフリップフロップを有している。フリツプフロツプ
５０６はマスター／スレーブフリップフロップであり、
これは導体５１４上のマスターセツト信号によつてセツ
トされ、導体５１５上のマスターリセット信号によつて
りセツトされる。 フリツプフロツプ５０６の出力は導体５５３上のＭＡＳ
ＴＥＲＯ信号である。ＭＡＳＴＥＲＯ信号の使用法につ
いては、クロツク回路、Ｉ／Ｏインタフエース２１０お
よびマツチヤ２１１に関連してより詳細に説明する。 １／Ｏ装置に関するＭＡＳＴＥＲＯ信号の目的はどのマ
イクロコンピユータがＩ／０装置の制御権を持つている
かを決定することである。 信頼性を高める目的で、マイクロコンピユータ２００と
マイクロコンピユータ２０４との両方の二つのマイクロ
プロセッサはそれ自身のクロック回路を持つている。 つまり全部でクロツク回路は４個ある。マイクロコンピ
ユータ２００及び２０４が同期して動作しているときに
は、クロツク回路は同一の発振器で駆動されなければな
らないが、信頼性を高めるために、もし指定された発振
器が故障したときには、クロツク回路は自動的に他方の
発振器に切替れるようにしておかなければならない。マ
イクロコンピユータ２００あるいは２０４の各々のマス
タークロック（第３図のマスタークロツク回路３０１）
は発振器を持つている。ＦＩＦＯ２Ｏｌおよび２０５の
マスターフリツプフロツプが使用される発振器を指定す
る。次に指定された発振器が故障した場合の自動切替に
ついて述べる。第３図のマスタークロツク３０１は第８
図に詳細に示されている。データセレクタ８０４は第１
表に規定されるようにクロツク一０信号とクロック一１
信号とを選択する。再トリガが可能な単安定フリップフ
ロップ８０２および８０３（これは７４ＬＳ１２３形再
トリガ可能単安定集積回路とするのが有利である）はク
ロツク信号がアクテイブかどうかを検出する。再トリガ
可能な単安定フリップフロツプ８０３のタイミング期間
は導体３１８上のクロツク一０信号の周期より２００％
大である。もし発振器８０１が正しい周波数でクロック
一０信号を発生するのを停止すると、再トリガ可能なフ
リツプフロップ８０２はタイムアウトして、そのＱ出力
を゛１゛として、これは導体８０５によつてデータセレ
クタ８０４に送信される。データセレクタ８０４は第１
表に示すように動作する。再トリガ可能な単安定フリツ
プフロツプ８０３は同様に動作するが、ＱではなくＱ出
力が使用されることに注意されたい〜 スレーブクロツク３０８は第９図に詳細に示されている
。 第９図の回路は第８図の回路と同様に動作するが、発振
器８０１が存在しないことが異つている。第２図の入出
力インタフエース２１０と入出力マツチヤとは第１０図
に詳細に示されている。 入出力インタフエース２１８とマツチヤ２１９とは同様
である。入出力インタフエース２１０は要素１００１、
乃至１００６で構成されており、入出カマッチヤ２１１
は要素１００７，１００８，１０１５および１０１６か
ら構成されている。マイクロコンピユータ２００は読み
出しおよび書き込みのメモリー命令を実行することによ
つて入出力装置からの読み出しおよび書き込みを実行す
る。アドレスデコーダ１００１とデコーダ１００３とは
これらの読み出しおよび書き込みのメモリー命令を解読
し、制御バス２２２上の適切な付勢りードをストローブ
する。各々の読み出しおよび書き込みの命令について入
出力データバス−０２２１の入出力データは入出力デー
ター１バス２２３の情報と比較される。 マイクロコンピユータ２００は書き込み命令の場合には
導体２１４−ａにアドレスを送信し、導体２１４−ｂに
データを送信し、ＷＬリードに゛０゛のパルスを与える
。 アドレスはアドレスデコーダ１００１によつて復号され
、これは導体１００９上の信号を゛１゛にする。もし導
体５５３上のＭＡＳＴＥＲＯ信号が゛１”であれば、Ａ
ＮＤゲート１００２はＮＡＮ［）ゲート１００４を経由
してその出力にＷＬ信号を与える。ＡＮＤゲート１００
２の出力はデコーダ１００３をストローブする。デコー
ダ１００３ほ導体２１４−ａのアドレスの下位の６ビッ
トを復号する。導体１００９および１０１２の゛１゛に
よつてトランシーバ１００５はデータが入出力データー
０バス２２１に与えられるように条件ずけられる。もし
導体５５４が゛１゛状態にあれば、インバータ１０１５
の出力がゲート１０１６に条件を与え、次にＡＮＤゲー
ト１００２がフリップフロップ１００７にクロックを与
えることになる。フリップフロツプ１００７は比較器１
００８の出力をサンプルし、これは入出力データー０バ
ス２２１と入出力データー１バス２２３が同一のデータ
を含んでいないときには、誤りを表示することになる。
フリツプフロツプ１００７はマイクロコンピユータ２０
０によつで０゜゛のパルスを与えられる導体１０１３上
のＩＣＬ信号によつてりセツトされる。フリツプフロッ
プ１００７の出力（導体１０１４上の誤り信号）はマイ
クロコンビユータ２００の割込み機構に与えられる。第
３図のストローブ制御３２８は第１１図に詳細に示され
ている。 ストローブ制御３２８はバス３１４−ａ上に固有のアド
レスを持つデコーダ１１０６の各出力によつて動作する
。アドレスデコーダ１１０１がこれらのアドレスの内の
ひとつとバス３１４−ｃ上のＷＬ信号とを検出すれば、
デコーダ１１０６はその適切な出力に゛Ｏ”のパルスを
与える。デコーダ１１０６はまたバス３１４−ａを復号
し、どの出力にパルスを与えるかを決定する。アドレス
デコーダ１１０１の出力とインバータ１１０３との出力
が共に゛１゛であれば、ＡＮＤゲート１１０５の出力ば
１゛となり、これは復号器１１０６に適切な条件を与え
る。データセレクタ１１０７はこれがバス３１４−ｂを
経由してデータを読み取る以外はデコーダ１１０６と同
様の動作を実行する。バス３１４ａに適切なアドレスが
存在し、バス３１４−ｃのＲＬ信号上に゛１゜゛が送信
されたときに、データセレクタ１１０７は導体５４４の
状態をバス３１４−ｂに与える。第３図のマイクロプロ
セツサ３００は第１２図に詳細に示されている。 マイクロプロセツサ３０７はマイクロプロセッサ３００
と同様の構造を有しており、簡潔さのために図面には詳
細に示していない。マイクロプロセツサ１２０１は市販
の種々の素子の内のどのようなものでもよい。ラッチ１
２０２は市販の種々の内のどのようなものでもよい。マ
イクロプロセッサ１２０１は第８図のマスタークロツク
から入力×１（これは線３３１を通して受信される）か
ら基本クロツク入力を受信する。マイクロプロセツサ１
２０１はバス３１４−ａにアドレス情報をバス３１４−
ｂにデータ情報を与える。さらにバス３１４−ｃは必要
な制御情報を送信・受信する。上述の構成は本発明の原
理の単なる応用例にすぎないこと、本発明の精神と範囲
を逸脱することなく種々の他の構成が当業者には考えら
れることを了解されたい。

Claims (1)

1. 【特許請求の範囲】 １ データ処理システムの周辺装置制御器であつて、該
   周辺装置制御器１００に対して複数個の周辺命令を発生
   して送信する処理装置１０１及び該処理装置１０１と該
   周辺装置制御器１００とを相互接続する伝送手段１０２
   と共に用いられる周辺装置制御器において；第１と第２
   のサブプロセッサ１００−ｂ、１００−ｄと該第１と第
   ２のサブプロセッサに接続された第１のタイマ回路１０
   ０−ａとからなり、該第１のタイマ回路は該第１のサブ
   プロセッサからの第１のタイマ始動信号に応動して該第
   １のタイマ始動信号の発生後の第１の所定の期間に第１
   のタイマ完了信号を発生し、該第１のサブプロセッサは
   該伝送手段から受信された周辺命令に応動して該第１の
   タイマ始動信号を発生すると共に停止状態に入り、その
   停止状態の間における該第１のタイマ回路からの第１の
   タイマ完了信号に応動して該処理装置に対し該伝送手段
   を経由して第１の確認メッセージを送信し、及び該第１
   のサブプロセッサは該第２のサブプロセッサに対し初期
   化情報を送信しており、該第２のサブプロセッサ１００
   −ｄは該伝送手段から受信された周辺命令に応動して停
   止状態に入り、その停止状態の間における該第１のタイ
   マ回路からの第１のタイマ完了信号を受信したことに応
   動して第１のサブプロセッサとの同期動作を開始し、該
   伝送手段を経由して該処理装置に対して第２の確認メッ
   セージを送信し、これによつて第１及び第２の確認メッ
   セージの伝送が該第１と第２のサブプロセッサの同期動
   作を示すようになつていることを特徴とする周辺装置制
   御器。 ２ 請求の範囲第１項に記載の周辺装置制御器において
   ；該処理装置１０１は該周辺命令を送信する前に該伝送
   手段を経由して該周辺装置制御器に対して初期化周辺命
   令を発生して伝送しており、該第１のサブプロセッサは
   、該初期化周辺命令に応動して該第１のタイマ回路に対
   してタイマ初期化信号を与えると共に停止状態に入る第
   １のマイクロプロセッサ装置３００、３０１、３０２、
   ３０４、該初期化周辺命令に応動して停止状態に入る第
   ２のマイクロプロセッサ装置３０７、３０８、３０９、
   ３１１、及び該第１及び第２のマイクロプロセッサ装置
   の同期動作を検出して同期信号を発生するマッチャ手段
   ３１９とからなり、該第１のタイマ回路は該タイマ初期
   化信号に応動してタイマ初期化信号の受信後の所定の時
   間に初期化タイマ完了信号を発生し、該第１及び第２の
   マイクロプロセッサ装置はその停止状態の間における初
   期タイマ完了信号に応動して同期動作を開始し；及び該
   第１のマイクロプロセッサ装置はさらに該初期タイマ完
   了信号に応動して該処理装置に対してマイクロプロセッ
   サ装置の同期動作を示す確認メッセージを送信すること
   を特徴とする周辺装置制御器。 ３ 請求の範囲第１項に記載の周辺装置制御器において
   ；該第１のサブプロセッサは、第１のマイクロプロセッ
   サ装置３００、３０１、３０２、３０４と第２のマイク
   ロプロセッサ装置３０７、３０８、３０９、３１１とか
   らなり、該第１のタイマ回路１００−ａは、該第１及び
   第２のマイクロプロセッサ装置に接続され該第１のタイ
   マ始動信号に応動して該第１のタイマ完了信号を発生す
   る第１の出力端子と該第１のマイクロプロセッサ装置に
   接続された第２の出力端子とを有し、該第１のマイクロ
   プロセッサ装置からのタイマ制御信号に応動して該第２
   の出力端子にタイマ完了信号を発生する第１のサブタイ
   マ３０３からなり、該第１のタイマ回路は、該第２のマ
   イクロプロセッサ装置に接続された出力端子を有し該第
   ２のマイクロプロセッサ装置からのタイマ制御信号に応
   動して該出力端子にタイマ完了信号を発生する第２のサ
   ブタイマ３１０をさらに含むことを特徴とする周辺装置
   制御器。 ４ 請求の範囲第１項に記載の周辺装置制御器において
   ；該第１及び第２のサブプロセッサの各々は、マイクロ
   コンピュータ２００、２０４、関連するメモリー装置Ｆ
   ＩＦＯ２０１、ＦＩＦＯ２０５及び各々のマイクロコン
   ピュータとそれに関連のメモリー装置を相互接続するバ
   ス手段２１４、２１５とからなり、該マイクロコンピュ
   ータの各々はメモリー読出し信号を発生して関連のメモ
   リー装置に記憶されたデータワードによつて定義される
   機能を実行するようになつており、該メモリ装置の各々
   は関連のマイクロコンピュータからのメモリー読み出し
   信号に応動して関連のマイクロコンピュータに対する機
   能を表わすデータワードを送信し、該周辺装置制御器は
   更に該第１のサブプロセッサのメモリー装置と該第２の
   サブプロセッサのメモリー装置を相互接続する相互接続
   手段２２０とを含み、該第１のサブプロセッサのメモリ
   ー装置は周辺命令に応動して該周辺命令によつて規定さ
   れるデータワードの１つを記憶すると共にアドレス選択
   信号の発生及び該相互接続手段を通して該第２のサブプ
   ロセッサのメモリー装置に対する該アドレス選択信号の
   送信をするようになつており、そして該第２のサブプロ
   セッサのメモリー装置は該選択信号に応動して周辺命令
   によつて規定されるデータワードを記憶するように動作
   することを特徴とする周辺装置制御器。 ５ 請求の範囲第４項に記載の周辺装置制御器において
   ；該メモリー装置の各々は、記憶手段５３２及びファー
   ストイン／ファーストアウト法と復合手段５０１、５０
   ２、５１６、５１１、５１８とに従つて該記憶手段をア
   クセスする装置５１９、５２０、５２１、５２２、５２
   ３からなり、該第２のサブプロセッサのメモリー装置は
   更に第１及び第２の安定状態を有する制御フリップフロ
   ップ５０５を含み、そして該アドレス選択信号に応動し
   て該フリップフロップがその第１の安定状態にあるとき
   に該記憶手段においてデータワードを記憶するように動
   作することを特徴とする周辺装置制御器。 ６ 請求の範囲第１項に記載の周辺装置制御器において
   ；該第１のサブプロセッサは、第１のマイクロプロセッ
   サ３００と第２のマイクロプロセッサ３０７；第１及び
   第２の安定状態を有する双安定手段５０６；及び第１の
   発振出力信号を発生するための第１のクロック発振器手
   段８０１とを含み、該第２のサブプロセッサは、第２の
   発振出力信号を発生するための第２の発振器手段８０１
   を含み、該第１のサブプロセッサは、更に該第１及び第
   ２の発振器手段に接続された手段８０２、８０３、８０
   ４であつて、該第１の発振出力信号に応動し該双安定手
   段が第１の双安定状態にあるとき或は第１の発振出力信
   号だけが存在するときに該第１の発振出力信号に従つて
   第１のクロック信号を発生し該第２の発振出力信号に応
   動し該双安定手段が第２の安定状態にあるとき或は第２
   の発振出力信号だけが存在するときには該第２の発振出
   力信号に従つて第１のクロック信号を発生する手段８０
   ２、８０３、８０４とを含み、それにより該第１のマイ
   クロプロセッサは該第１のクロック信号に応動している
   ことを特徴とする周辺装置制御器。 ７ 請求の範囲第６項に記載の周辺装置制御器において
   ；該第１のサブプロセッサは、該第１及び第２のクロッ
   ク発振器手段８０１に接続され、該第１の発振出力信号
   に応動して該双安定手段が第１の安定な状態にあるとき
   或は該第１の発振出力信号だけが存在するときには該第
   １の発振出力信号に従つて第２のクロック信号を発生し
   、該第２の発振出力信号に応動して該双安定手段が第２
   の安定な状態にあるとき或は該第２の発振出力信号だけ
   が存在するときには第２の発振出力信号に従つて第２の
   クロック信号を発生する第２の手段９０１、９０２、９
   ０３を含み、それにより該第２のマイクロプロッサは該
   第２のクロック信号に応動していることを特徴とする周
   辺装置制御器。 ８ データ処理システムの周辺装置制御器であつて、該
   周辺装置制御器１００に対して複数個の周辺命令を発生
   して送信する処理装置１０１及び該処理装置１０１と該
   周辺装置制御器１００とを相互接続する伝送手段１０２
   と共に用いられ、第１と第２のサブプロセッサ１００−
   ｂ、１００−ｄと該第１と第２のサブプロセッサに接続
   された第１のタイマ回路１００−ａとからなり、該第１
   のタイマ回路は該第１のサブプロセッサからの第１のタ
   イマ始動信号に応動して該第１のタイマ始動信号の発生
   後の第１の所定の期間に第１のタイマ完了信号を発生し
   、該第１のサブプロセッサは該伝送手段から受信された
   周辺命令に応動して該第１のタイマ始動信号を発生する
   と共に停止状態に入りその停止状態の間における該第１
   のタイマ回路からの第１のタイマ完了信号に応動して該
   処理装置に対し該伝送手段を経由して第１の確認メッセ
   ージを送信し及び該第１のサブプロセッサは該第２のサ
   ブプロセッサに対し初期化情報を送信しており、該第２
   のサブプロセッサ１００−ｄは該伝送手段から受信され
   た周辺命令に応動して停止状態に入り、その停止状態の
   間における該第１のタイマ回路からの第１のタイマ完了
   信号を受信したことに応動して第１のサブプロセッサと
   の同期動作を開始し、該伝送手段を経由して該処理装置
   に対して第２の確認メッセージを送信し、これによつて
   第１及び第２の確認メッセージの伝送がサブプロセッサ
   の同期動作を示すようになつている周辺装置制御器にお
   いて；該第２のサブプロセッサ１００−ｄに接続された
   第２のタイマ回路１００−ｃをさらに含み、該第２のタ
   イマ回路は該第２のサブプロッサからの第２のタイマ始
   動信号に応動して該第１の所定の時間より大きい第２の
   タイマ始動信号の発生後の第２の所定の時間に第２のタ
   イマ完了信号を発生し、該第２のサブプロッサは更に周
   辺命令に応動して該第２のタイマ始動信号を発生しその
   停止状態の間において該第１のタイマ完了信号が存在し
   ないのに該第２のタイマ完了信号を生じたことに応動し
   て該処理装置に対して第３の確認メッセージを送信して
   サブプロセッサの非同期動作を表示することを特徴とす
   る周辺装置制御器。 ９ データ処理システムの周辺装置制御器であつて、該
   周辺装置制御器１００に対して複数個の周辺命令を発生
   して送信する処理装置１０１及び該処理装置１０１と該
   周辺装置制御器１００とを相互接続する伝送手段１０２
   と共に用いられ、第１と第２のサブプロセッサ１００−
   ｂ、１００−ｄと該第１と第２のサブプロセッサに接続
   された第１のタイマ回路１００−ａとからなり、該第１
   のタイマ回路は該第１のサブプロセッサからの第１のタ
   イマ始動信号に応動して該第１のタイマ始動信号の発生
   後の第１の所定の期間に第１のタイマ完了信号を発生し
   、該第１のサブプロセッサは該伝送手段から受信された
   周辺命令に応動して該第１のタイマ始動信号を発生する
   と共に停止状態に入りその停止状態の間における該第１
   のタイマ回路からの第１のタイマ完了信号に応動して該
   処理装置に対し該伝送手段を経由して第１の確認メッセ
   ージを送信し及び該第１のサブプロセッサは該第２のサ
   ブプロセッサに対し初期化情報を送信しており、該第２
   のサブプロセッサ１００−ｄは該伝送手段から受信され
   た周辺命令に応動して停止状態に入り、その停止状態の
   間における該第１のタイマ回路からの第１のタイマ完了
   信号を受信したことに応動して第１のサブプロセッサと
   の同期動作を開始し、該伝送手段を経由して該処理装置
   に対して第２の確認メッセージを送信し、これによつて
   第１及び第２の確認メッセージの伝送がサブプロセッサ
   の同期動作を示すようになつている周辺装置制御器にお
   いて；該第１と第２のサブプロセッサを相互接続するバ
   ス手段１００−ｍを更に含み；該第１のサブプロセッサ
   は周辺命令に応動して該バス手段を経由して該第２のサ
   ブプロセッサに対してサブプロセッサ命令を送信し該第
   ２のサブプロセッサはサブプロセッサ命令と周辺命令と
   に応動して停止状態に入ることを特徴とする周辺装置制
   御器。