JPS5935451B2 - General purpose register access method - Google Patents
General purpose register access methodInfo
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- JPS5935451B2 JPS5935451B2 JP52155117A JP15511777A JPS5935451B2 JP S5935451 B2 JPS5935451 B2 JP S5935451B2 JP 52155117 A JP52155117 A JP 52155117A JP 15511777 A JP15511777 A JP 15511777A JP S5935451 B2 JPS5935451 B2 JP S5935451B2
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Description
【発明の詳細な説明】
本発明は、電子計算機および通信制御装置の演算回路に
関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an arithmetic circuit for an electronic computer and a communication control device.
電子計算機および通信制御装置における汎用レジスタは
、プログラムで使用できる複数個のレジスタ群であり、
主記憶装置に対して、その領域を占有しないように、ロ
ーカル・メモリとしての位置づけがなされている。General-purpose registers in electronic computers and communication control devices are a group of multiple registers that can be used in programs.
It is positioned as a local memory so that it does not occupy an area in the main memory.
従来、この種の演算装置における汎用レジスタは、IC
メモリ素子により構成されており、汎用レジスタヘのア
クセスは、アドレス・データ(割込プログラム・レベル
と命令レジスタ中の汎用レジスタ番号を示すフィールド
)を与えることによつて行なつていた。従つて、この方
法によるとメモリ素子のアクセス時間の遅れが命令実行
時間に影響を及ぽすことになる。また、レジスタ対レジ
スタ型の命令を実行する場合には、演算回路に対して入
力を同時に準備できないため、汎用レジスタに対して2
度のアクセスが必要になる。第1図のブロック線図およ
び第2図のタイムチャートは、上記の状況を示すもので
ある。Conventionally, general-purpose registers in this type of arithmetic device are IC
It consists of memory elements, and general-purpose registers are accessed by providing address data (a field indicating the interrupt program level and the general-purpose register number in the instruction register). Therefore, according to this method, the delay in the access time of the memory element affects the instruction execution time. In addition, when executing register-to-register type instructions, inputs cannot be prepared for the arithmetic circuit at the same time, so two inputs are required for the general-purpose register.
degree access is required. The block diagram in FIG. 1 and the time chart in FIG. 2 illustrate the above situation.
第1図において、1は汎用レジスタ、2は演算回路、3
は演算レジスタである。演算回路2において、汎用レジ
スタ1中のR1 とR2の値について演算し、演算結果
を汎用レジスタ1中のR1 に入れる場合には、先づR
1にアクセスして読み出し、これを演算レジスタ3に入
れ、次いでR2にアクセスして読み出し、演算レジスタ
3内のR1 とR2について演算し、演算結果を汎用レ
ジスタ1のR1位置に入れる。すなわち、演算回路側か
らみると、汎用レジスタに対して1面のアドレスでしか
アクセスができないという欠点があつた。本発明の目的
は、上記欠点を除去し、汎用レジスタに対し2面のアド
レスでアクセスできるような効果を持たせる汎用レジス
タ・アクセス方式を提供することにあり、そのため本発
明は、複数の汎用レジスタと演算回路とを有し、該複数
の汎用レジスタ中の2つの汎用レジスタのデータを前記
演算回路に入力せしめて演算を行なわせるときの汎用レ
ジスタ・アクセス方式において、汎用レジスタ群を複数
個そなえるとともに、該汎用レジスタ群と演算回路の間
に2重化した切替回路をそなえ、割込プログラム・レベ
ルをアドレス情報として前記複数の汎用レジスタ群中の
レジスタを選択し、選択したレジスタからデータを読み
出した状態にしておき、該読み出しデータを前記切替回
路により選択して前記演算回路へ入力させることを特徴
とする。In Figure 1, 1 is a general-purpose register, 2 is an arithmetic circuit, and 3 is a general-purpose register.
is an arithmetic register. In the arithmetic circuit 2, when calculating the values of R1 and R2 in general-purpose register 1 and putting the calculation result into R1 in general-purpose register 1, first
1 is accessed and read out, it is placed in the arithmetic register 3, then R2 is accessed and read out, R1 and R2 in the arithmetic register 3 are operated on, and the operation result is placed in the R1 position of the general purpose register 1. That is, from the perspective of the arithmetic circuit, there is a drawback in that the general-purpose register can only be accessed using addresses on one side. SUMMARY OF THE INVENTION An object of the present invention is to provide a general-purpose register access method that eliminates the above-mentioned drawbacks and has the effect of allowing general-purpose registers to be accessed using two addresses. and an arithmetic circuit, in a general-purpose register access method for inputting data in two general-purpose registers among the plurality of general-purpose registers to the arithmetic circuit to perform an arithmetic operation, the method further comprises: a plurality of general-purpose register groups; A duplex switching circuit is provided between the general-purpose register group and the arithmetic circuit, and a register from the plurality of general-purpose register groups is selected using the interrupt program level as address information, and data is read from the selected register. The read data is selected by the switching circuit and inputted to the arithmetic circuit.
以下、本発明をその一実施例について説明する。The present invention will be described below with reference to one embodiment thereof.
第3図は、本発明の一実施例を示すプロツク線図である
。図において、11は汎用レジスタ、 112は切替
回路、13は演算回路である。本装置は第3図に示すよ
うに、5つの割込プログラム・レベルを持つており、各
レベルに対して数個の汎用レジスタがアクセス有効とな
るものである。FIG. 3 is a block diagram showing one embodiment of the present invention. In the figure, 11 is a general-purpose register, 112 is a switching circuit, and 13 is an arithmetic circuit. As shown in FIG. 3, this device has five interrupt program levels, and several general-purpose registers are accessible for each level.
汎用レジスタ11に、割込プログラム・レ 5ベルをア
ドレス・データとして与えたとき、アクテイブとなつて
いる割込プログラム・レベルの汎用レジスタの内容が、
読み出されたままの状態となるようにしてある。演算回
路13の前段に置かれた2重の切替回路12によつて、
読み出されて シいる汎用レジスタ11の内容から、必
要とするデータを選択して、演算回路13へ同時に入力
させる。このときの切替回路12の選択制御信号は、命
令レジスタ中の汎用レジスタ番号を示すフイールドであ
る。第3図で示した例では、割込プログラム・レベル4
で汎用レジスタ11に割込み、RO(!:Rnを演算回
路13に同時に入力させることを示している。従つて、
従来のように汎用レジスタのアクセス時間の遅れを全く
意識する必要がなく、また1回のアクセスにより演算回
路に同時に入力できる。すなわち、汎用レジスタに対し
て2面のアドレスでアクセスを可能とするものである。
本発明・は、以上説明したように、割込プログラム・レ
ベルをアドレスとし、常に読み出された状態にある汎用
レジスタの読み出しデータを、2重化した切替回路によ
り選択して演算回路へ同時に入力させることによつて、
命令実行時間を大幅に短縮できる効果を有するものであ
る。When interrupt program level 5 is given as address data to general-purpose register 11, the contents of the general-purpose register of the active interrupt program level are as follows.
It is arranged to remain in the same state as it was read. By the double switching circuit 12 placed before the arithmetic circuit 13,
Required data is selected from the contents of the general-purpose register 11 that has been read out and is simultaneously input to the arithmetic circuit 13. The selection control signal of the switching circuit 12 at this time is a field indicating the general-purpose register number in the instruction register. In the example shown in Figure 3, interrupt program level 4
This indicates that the general-purpose register 11 is interrupted and RO(!:Rn is simultaneously input to the arithmetic circuit 13. Therefore,
There is no need to be aware of delays in the access time of general-purpose registers as in the past, and data can be input to the arithmetic circuit simultaneously with a single access. In other words, it is possible to access a general-purpose register using addresses on two sides.
As explained above, the present invention uses the interrupt program level as an address, selects the read data of the general-purpose register that is always in the read state, and simultaneously inputs it to the arithmetic circuit. By letting
This has the effect of significantly shortening the instruction execution time.
第1図は従来の汎用レジスタへのアクセスを示すプロツ
ク線図、第2図はそのタイムチヤート、第3図は本発明
の実施例のプロツク線図である。
図中の番号はつぎのものを示す。1・・・・・・汎用レ
ジスタ、2・・・・・・演算回路、3・・・・・・演算
レジスタ、11・・・・・・汎用レジスタ、12・・・
・・・切替回路、13・・・・・・演算回路。FIG. 1 is a block diagram showing access to a conventional general-purpose register, FIG. 2 is a time chart thereof, and FIG. 3 is a block diagram of an embodiment of the present invention. The numbers in the figure indicate the following. 1... General-purpose register, 2... Arithmetic circuit, 3... Arithmetic register, 11... General-purpose register, 12...
...Switching circuit, 13... Arithmetic circuit.
Claims (1)
汎用レジスタ中の2つの汎用レジスタのデータを前記演
算回路に入力せしめて演算を行なわせるときの汎用レジ
スタ・アクセス方式において、汎用レジスタ群を複数個
そなえるとともに、該汎用レジスタ群と演算回路の間に
2重化した切替回路をそなえ、割込プログラムレベルを
アドレス情報として前記複数の汎用レジスタ群中のレジ
スタを選択し、選択したレジスタからデータを読出した
状態にしておき、該読出しデータを前記切替回路により
選択して前記演算回路へ入力させることを特徴とする汎
用レジスタ・アクセス方式。1. In a general-purpose register access method that has a plurality of general-purpose registers and an arithmetic circuit and inputs data in two general-purpose registers among the plurality of general-purpose registers to the arithmetic circuit to perform an operation, a general-purpose register group and a duplex switching circuit between the general-purpose register group and the arithmetic circuit, selects a register from the plurality of general-purpose register groups using the interrupt program level as address information, and selects a register from the selected register. A general-purpose register access method characterized in that data is kept in a read state, and the read data is selected by the switching circuit and inputted to the arithmetic circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP52155117A JPS5935451B2 (en) | 1977-12-23 | 1977-12-23 | General purpose register access method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP52155117A JPS5935451B2 (en) | 1977-12-23 | 1977-12-23 | General purpose register access method |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5487130A JPS5487130A (en) | 1979-07-11 |
JPS5935451B2 true JPS5935451B2 (en) | 1984-08-29 |
Family
ID=15598942
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP52155117A Expired JPS5935451B2 (en) | 1977-12-23 | 1977-12-23 | General purpose register access method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5935451B2 (en) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPS5998250A (en) * | 1982-11-26 | 1984-06-06 | Fujitsu Ltd | Microprogram control system |
JPS60134938A (en) * | 1983-12-23 | 1985-07-18 | Nec Corp | Register file reading system |
JPH0731608B2 (en) * | 1983-12-23 | 1995-04-10 | 株式会社日立製作所 | Information processing equipment |
JPS60138640A (en) * | 1983-12-27 | 1985-07-23 | Nec Corp | Writing system of register file |
JPH0795277B2 (en) * | 1988-11-25 | 1995-10-11 | 日本電気株式会社 | Data processing device |
EP0405726B1 (en) * | 1989-05-04 | 1999-03-03 | Texas Instruments Incorporated | Context switching system |
JP2010128392A (en) * | 2008-11-28 | 2010-06-10 | Canon Inc | Hash processing apparatus and hash processing method |
-
1977
- 1977-12-23 JP JP52155117A patent/JPS5935451B2/en not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5487130A (en) | 1979-07-11 |
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