JPS5933552U - カウンタ回路 - Google Patents
カウンタ回路Info
- Publication number
- JPS5933552U JPS5933552U JP12577582U JP12577582U JPS5933552U JP S5933552 U JPS5933552 U JP S5933552U JP 12577582 U JP12577582 U JP 12577582U JP 12577582 U JP12577582 U JP 12577582U JP S5933552 U JPS5933552 U JP S5933552U
- Authority
- JP
- Japan
- Prior art keywords
- counter circuit
- flip
- count
- input end
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bus Control (AREA)
- Time Recorders, Dirve Recorders, Access Control (AREA)
- Recording Measured Values (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
図はこの考案の一実施例を示す図で1はフリップフロッ
プ回路、6はトリステートドライバ、11は並列データ
バス、12はビットセット制御回路、13はビットリセ
ット制御回路である。
プ回路、6はトリステートドライバ、11は並列データ
バス、12はビットセット制御回路、13はビットリセ
ット制御回路である。
Claims (1)
- フリップフロップ回路を複数直列に接続して、入力信号
をカウントし、並列ビット信号として出力するカウンタ
回路において、上記フリップフロップ回路はセット及び
リセット入力端を備えおり、各フリップフロップ回路は
次の段の入力端とその前段の出力端がトリスラードドラ
イバを介して接続され、か一つ次の段の入力端とその前
の段の入力端とが、トリステートドライバを介して接続
され、並列カウント信号の任意のビットを除いてパルス
数をカウントする事が、可能なことを特徴とするカウン
タ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12577582U JPS5933552U (ja) | 1982-08-20 | 1982-08-20 | カウンタ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12577582U JPS5933552U (ja) | 1982-08-20 | 1982-08-20 | カウンタ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5933552U true JPS5933552U (ja) | 1984-03-01 |
Family
ID=30286228
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12577582U Pending JPS5933552U (ja) | 1982-08-20 | 1982-08-20 | カウンタ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5933552U (ja) |
-
1982
- 1982-08-20 JP JP12577582U patent/JPS5933552U/ja active Pending
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