JPS5928994B2 - semiconductor protection circuit - Google Patents
semiconductor protection circuitInfo
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- JPS5928994B2 JPS5928994B2 JP50064529A JP6452975A JPS5928994B2 JP S5928994 B2 JPS5928994 B2 JP S5928994B2 JP 50064529 A JP50064529 A JP 50064529A JP 6452975 A JP6452975 A JP 6452975A JP S5928994 B2 JPS5928994 B2 JP S5928994B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Description
【発明の詳細な説明】
この発明は、ＭＯＳＬＳＩの初段ゲートに高電圧が加わ
つた場合に、初段ゲートが破壊されるのを防ぐようにし
た半導体保護装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor protection device that prevents the first stage gate of a MOSLSI from being destroyed when a high voltage is applied to the first stage gate.
第１図は従来のこの種の保護回路装置を示す接続図であ
り、この第１図の場合は、入力信号が抵抗Ｒを通して出
力信号となヤ、ＭＯＳトランジス ・夕Ｔの保護効果が
現われるためには、抵抗Ｒはある程度以上の値のものを
使用する必要がある。そのため、浮遊容量Ｃとの積分回
路の時定数Ｃ−Ｒが大きくなわ、高速動作が困難である
。この発明は、上記の点にかんがみなされたもの ・で
あり、初段ゲートに高電圧が加わつた場合に、従来以上
の保護効果をあら、わすとともに、高速動作が可能な半
導体保護回路装置を提供するものである。Figure 1 is a connection diagram showing a conventional protection circuit device of this type. In the case of Figure 1, the input signal passes through the resistor R and becomes the output signal, and the protective effect of the MOS transistor appears. Therefore, it is necessary to use a resistor R of a certain value or higher. Therefore, the time constant C-R of the integrating circuit with the stray capacitance C is large, making high-speed operation difficult. The present invention has been made in consideration of the above points, and provides a semiconductor protection circuit device that has a higher protection effect than conventional ones and can operate at high speed when a high voltage is applied to the first stage gate. It is something.
次に、図面を参照してこの発明の半導体保護回路装置の
実施例について説明すると、第２図はその一実施例を示
す回路図であわ、この第２図におけるＴ１〜Ｔ３はそれ
ぞれＭＯＳトランジスタである。Next, an embodiment of the semiconductor protection circuit device of the present invention will be described with reference to the drawings. FIG. 2 is a circuit diagram showing one embodiment, and T1 to T3 in FIG. 2 are MOS transistors. be.
これらのＭＯＳトランジスタＴ１〜Ｔ３のうち、ＭＯＳ
トランジスタＴｉ（ソースフォロアー）は酸化膜厚の厚
い（たとえば、１μ）ＭＯＳトランジスタであわ、しき
い値電圧が高くかつゲートの破壊耐圧が大きいものであ
る。Among these MOS transistors T1 to T3, MOS
The transistor Ti (source follower) is a MOS transistor with a thick oxide film (for example, 1 μm), and has a high threshold voltage and a high gate breakdown voltage.
また、ＭＯＳトランジスタＴ２（インバータ）はエンハ
ンスメント形のコンダクタンスの大きいＭＯＳトランジ
スタであり、ＭＯＳトランジスタＴ３（制御トランジス
タ）はしきい値電圧が低く、コンダクタンスの大きいＭ
ＯＳトランジスタである。The MOS transistor T2 (inverter) is an enhancement type MOS transistor with large conductance, and the MOS transistor T3 (control transistor) has a low threshold voltage and large conductance.
It is an OS transistor.
上記ＭＯＳトランジスタＴｉのゲート１およびドレイン
、ＭＯＳトランジスタＴ３のドレインは入力端子ｔｌに
接続され、入力端子ｔｌは入力端子を２と対をなし、こ
の入力端子を２は接地されている。The gate 1 and drain of the MOS transistor Ti and the drain of the MOS transistor T3 are connected to an input terminal tl, and the input terminal tl forms a pair with an input terminal 2, which is grounded.
ＭＯＳトランジスタＴｉの基板２は接地され、また、ソ
ースは抵抗Ｒ１を介して接地されているとともに、ＭＯ
ＳトランジスタＴ２のゲート１に接続されている。The substrate 2 of the MOS transistor Ti is grounded, and the source is grounded via the resistor R1.
It is connected to gate 1 of S transistor T2.
ＭＯＳトランジスタＴ２のソースおよび基板２は接地さ
れ、また、ドレインはＭＯＳトランジスタＴ３のゲート
に接続されているとともに、抵抗Ｒ２を介して、端子を
５に接続されている。The source and substrate 2 of the MOS transistor T2 are grounded, the drain is connected to the gate of the MOS transistor T3, and the terminal is connected to 5 via a resistor R2.
そして、この端子を５より＋ＶＤＤの電圧が印加される
ようになつている。上記ＭＯＳトランジスタＴ３の基板
２は接地され、また、ソースは出力端子を３に接続され
ている。A voltage of +VDD is applied to this terminal from 5. The substrate 2 of the MOS transistor T3 is grounded, and the output terminal of the source is connected to 3.
この出力端子を３は出力端子を４と対をなし、この出力
端子を４は接地されている。次に、以上のように構成さ
れたこの発明の装置の動作について説明すると、ＭＯＳ
トランジスタＴ，は上述のように、ゲート酸化膜が厚く
、しきい値電圧の高いＭＯＳトランジスタであるため、
入力端子Ｔ，，ｔ２間に印加される入力電圧が正常な電
圧範囲では、ＭＯＳトランジスタＴ，は遮断状態にある
。This output terminal 3 forms a pair with output terminal 4, and this output terminal 4 is grounded. Next, the operation of the device of the present invention configured as described above will be explained.
As mentioned above, the transistor T is a MOS transistor with a thick gate oxide film and a high threshold voltage.
When the input voltage applied between the input terminals T, t2 is in a normal voltage range, the MOS transistor T is in a cutoff state.
したがつて、ＭＯＳトランジスタＴ２のゲート電圧は０
Ｖである。このＭＯＳトランジスタＴ２はエンハンスメ
ント形のＭＯＳトランジスタであるため、ＭＯＳトラン
ジスタＴ２も遮断状態にある。Therefore, the gate voltage of MOS transistor T2 is 0.
It is V. Since this MOS transistor T2 is an enhancement type MOS transistor, the MOS transistor T2 is also in a cutoff state.
このＭＯＳトランジスタＴ２が遮断状態にあることによ
り、ＭＯＳトランジスタＴ３のゲートには＋００の電圧
が印加され、ＭＯＳトランジスタＴ３は導通状態となる
。Since the MOS transistor T2 is in the cutoff state, a voltage of +00 is applied to the gate of the MOS transistor T3, and the MOS transistor T3 becomes conductive.
この場合、ＭＯＳトランジスタＴ３にはしきい値電圧が
低くかつコンダクタンスの大きな素子を使用することに
より、第３図に示すごとく、入力電圧と出力電圧がほぼ
等しくなり、高速動作が可能となる。In this case, by using an element with a low threshold voltage and large conductance for the MOS transistor T3, the input voltage and the output voltage become approximately equal, as shown in FIG. 3, and high-speed operation becomes possible.
次に、入力端子Ｔ，，ｔ２間に印加される入力電圧が異
常に高くなつた場合には、ＭＯＳトランジスタＴ，が導
通状態となＶ）．ＭＯＳトランジスタＴ２のゲート１に
は電圧が印加され、このＭＯＳトランジスタＴ２も導通
状態になる。Next, when the input voltage applied between the input terminals T, , t2 becomes abnormally high, the MOS transistor T, becomes conductive (V). A voltage is applied to the gate 1 of the MOS transistor T2, and this MOS transistor T2 also becomes conductive.
これによ抵ＭＯＳトランジスタＴ３のゲートの電圧は＋
ＶＯＯよジ低くなシ、ＭＯＳトランジスタＴ３は電流を
流し難くなｂ、出力電圧は低下し、０にもなシ得る。Accordingly, the voltage at the gate of the resistor MOS transistor T3 is +
If the voltage is lower than VOO, it is difficult for the MOS transistor T3 to conduct current, and the output voltage decreases and even reaches zero.
なお、次の第１表は上記実施例に使用した素子の定数を
挙げたものである。The following Table 1 lists the constants of the elements used in the above examples.
以上のように、この発明によれば、制御用のＭＯＳトラ
ンジスタのドレインを入力端子に接続しソースを出力端
子に接続し、入力信号電圧が小さい間はソースフオロア
一のＭＯＳトランジスタおよびインバータとして動作す
るＭＯＳトランジスタをオフにして制御用のＭＯＳトラ
ンジスタをオンにし、入力信号をこの制御用のＭＯＳト
ランジスタを通して出力端子にそのまま現われるように
し、入力信号電圧が所定以上に高くなると、ソースフオ
ロア一およびインバータのＭＯＳトランジスタをオンに
して、制御用のＭＯ＄ トランジスタをオフに近い状態
となるようにしたので、入力電圧が正常状態の場合には
出力端子にそのまま入力電圧を出力できるが、入力電圧
が所定以上の場合には高速度で出力電圧を低下させるこ
とができ、確実に保護動作としての機能を呈するもので
ある。As described above, according to the present invention, the drain of the control MOS transistor is connected to the input terminal, the source is connected to the output terminal, and the MOS transistor operates as a source follower MOS transistor and an inverter while the input signal voltage is small. The transistor is turned off and the control MOS transistor is turned on, so that the input signal passes through this control MOS transistor and appears as it is at the output terminal, and when the input signal voltage becomes higher than a predetermined value, the MOS transistor of the source follower and the inverter is turned off. By turning it on, the control MO$ transistor is almost turned off, so when the input voltage is in a normal state, the input voltage can be directly output to the output terminal, but when the input voltage is higher than a specified value, can reduce the output voltage at high speed and reliably functions as a protective operation.
第１図は従来の半導体保護回路装置の回路図、第２図は
この発明の半導体保護回路装置の一実施例の回路図、第
３図はこの発明の半導体保護回路装置の動作を説明する
ための入力と出力との関係を示す図である。
Ｔ，〜Ｔ３・・・ＭＯＳトランジスタ、Ｒｌ，Ｒ２・・
・抵抗、Ｔｌ，ｔ２・・・入力端子、Ｔ３，ｔ４・・・
出力端子。FIG. 1 is a circuit diagram of a conventional semiconductor protection circuit device, FIG. 2 is a circuit diagram of an embodiment of the semiconductor protection circuit device of the present invention, and FIG. 3 is for explaining the operation of the semiconductor protection circuit device of the present invention. FIG. 3 is a diagram showing the relationship between input and output. T, ~T3...MOS transistor, Rl, R2...
・Resistance, Tl, t2... Input terminal, T3, t4...
Output terminal.
Claims (1)
よび上記入力信号が高くなるとソースフォロアーの入力
信号をインバータに印加し、このインバータの出力を制
御トランジスタに印加することによりオフ状態になる電
圧をゲート電極に印加し、この制御トランジスタのドレ
イン電極を入力信号端子とし、ソース電極を出力端子と
することを特徴とする半導体保護回路装置。1 When the input signal voltage is small, the voltage that turns on is applied, and when the input signal is high, the input signal of the source follower is applied to the inverter, and the output of this inverter is applied to the control transistor to gate the voltage that turns off. A semiconductor protection circuit device, characterized in that the drain electrode of the control transistor is used as an input signal terminal, and the source electrode is used as an output terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50064529A JPS5928994B2 (en) | 1975-05-28 | 1975-05-28 | semiconductor protection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50064529A JPS5928994B2 (en) | 1975-05-28 | 1975-05-28 | semiconductor protection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51139783A JPS51139783A (en) | 1976-12-02 |
| JPS5928994B2 true JPS5928994B2 (en) | 1984-07-17 |
Family
ID=13260830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50064529A Expired JPS5928994B2 (en) | 1975-05-28 | 1975-05-28 | semiconductor protection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5928994B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017113495A1 (en) * | 2015-12-29 | 2017-07-06 | Tcl家用电器（合肥）有限公司 | Washing machine and washing drum thereof |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57106168A (en) * | 1980-12-24 | 1982-07-01 | Fujitsu Ltd | Semiconductor device |
-
1975
- 1975-05-28 JP JP50064529A patent/JPS5928994B2/en not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017113495A1 (en) * | 2015-12-29 | 2017-07-06 | Tcl家用电器（合肥）有限公司 | Washing machine and washing drum thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51139783A (en) | 1976-12-02 |
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