JPS5927549A - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JPS5927549A JPS5927549A JP13541282A JP13541282A JPS5927549A JP S5927549 A JPS5927549 A JP S5927549A JP 13541282 A JP13541282 A JP 13541282A JP 13541282 A JP13541282 A JP 13541282A JP S5927549 A JPS5927549 A JP S5927549A
- Authority
- JP
- Japan
- Prior art keywords
- envelope
- lead
- semiconductor device
- leads
- outer lead
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
- H01L23/49551—Cross section geometry characterised by bent parts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はアウターリードの突出を押えた半導体装置に
関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a semiconductor device in which protrusion of outer leads is suppressed.
従来の半導体装置、特にＩＣ（集積回路）の−７’Ｐ
ッケーソ形状はＳＩＰ （Ｓｉｎｇｌｅ Ｉｎ−Ｌｉｎ
ｅ Ｐａｃｋａｇｅ）。-7'P of conventional semiconductor devices, especially ICs (integrated circuits)
The shape is SIP (Single In-Lin)
ePackage).
ＤＩＰ （ＤｕａＬＩｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ
） ＋フラット・パッケージ等であシ、その・母ツケー
ジの材質としてセラミック、レジンモールド等が使用さ
れている。従来のレジンモールドＤＩＰ ｄ’ ツケー
ジヲ第１図を用いて説明する。まず、第１図（６）は、
リードフレーム１１のベッド部（図示せず）にペレット
（図示せず）を搭載した後、ワイヤボンディングを行な
い、上記４レツトをレジンモールドで封ｉｌｚしだ図を
示している。そして、第１図（４）に示しだリードフレ
ーム１１を外囲器としての各レジンモールド１２毎に切
断する。ζこで、１３はアウターリードである。そして
、第１図（Ｂ）に示したアウターリード１３を折曲げる
ことにより第１図（０に示すようにレジンモールドＤＩ
Ｐパッケージが完成する。DIP (DuaLIn-Line Package
) ＋Flat packages, etc. Ceramic, resin mold, etc. are used as the material for the mother cage. A conventional resin mold DIP d' cage will be explained with reference to FIG. First, Figure 1 (6) shows
After the pellets (not shown) are mounted on the bed portion (not shown) of the lead frame 11, wire bonding is performed and the four pellets are sealed with a resin mold. Then, the lead frame 11 shown in FIG. 1(4) is cut into resin molds 12 each serving as an envelope. ζHere, 13 is an outer lead. Then, by bending the outer lead 13 shown in FIG. 1(B), a resin mold DI is formed as shown in FIG. 1(0).
P package is completed.
そして、第１図（Ｃ）に示すような半導体装置をまとめ
て運搬した時には互いにＩＩＪ接する半導体装置のアウ
ターリード１３がからみ合ったりアウターリード１３が
折曲がったシして、１つの半導体装１ユ１を取出すのに
労力を要するという欠点があった。また、ソケットに第
１図（Ｃりに示したような半導体装置を実装する場合、
アウターリード１３が曲がっていた場合には実装するこ
とはできないと共に、アウターリード１３が折曲がって
いない場合でも実装中に折曲がってしたような半導体装
置を着脱する場合に、アウタ体装置のアウターリード１
３が変形してしまう等取扱いが面倒である。さらに、第
１図（Ｑに示した半導体装置はアウターリード１３が長
く突出しているので、半導体装置の運搬中や実装中にア
ウターリード１３に力が加わシ、この力によって半導体
装置内部に配−されている半導体チップやレジンモール
ドに圧力が加わるという欠点かあった。さらにまた、第
１図（Ｃ）に示した半導体装置の場合、第１図（Ｂ）に
示したアウターリード１３が通常プレスにより折曲げら
れるが、て内部の半導体チップに圧力が加わり、この加
わった力によってインナーリードとレジンモールドとの
間に空隙を生じ湿気等の不純物が半導体チップ内の能動
領域に侵入し半導体装置の特性を劣化させていたという
欠点があった。When semiconductor devices as shown in FIG. 1C are transported in bulk, the outer leads 13 of the semiconductor devices that are in IIJ contact with each other may become entangled or bent, resulting in one semiconductor device unit being transported. There was a drawback that it took a lot of effort to take out 1. In addition, when mounting a semiconductor device as shown in FIG. 1 (C) in the socket,
If the outer leads 13 are bent, it cannot be mounted, and even if the outer leads 13 are not bent, when attaching or removing a semiconductor device that was bent during mounting, the outer leads of the outer body device 1
3 is difficult to handle as it may deform. Furthermore, since the outer leads 13 of the semiconductor device shown in FIG. There was a disadvantage that pressure was applied to the semiconductor chip and resin mold being pressed.Furthermore, in the case of the semiconductor device shown in FIG. 1(C), the outer leads 13 shown in FIG. 1(B) are normally pressed. However, pressure is applied to the internal semiconductor chip, and this applied force creates a gap between the inner lead and the resin mold, allowing impurities such as moisture to enter the active area of the semiconductor chip, causing damage to the semiconductor device. The drawback was that the characteristics deteriorated.
この発明は上記の点に鑑みてなされたもので、その目的
は取扱いが簡便でコンバク）Ｇパッケージ形状を有する
半導体装置を提供することにある。The present invention has been made in view of the above points, and its object is to provide a semiconductor device that is easy to handle and has a compact G package shape.
マウント部に載置された半導体ベレットと、この半導体
ベレットに接続されたｙｊｒンディング細線、インナー
リード、ジヨイントリード、アウターリードと、この半
導体ベレッ ト、ボンディング細線、インナーリード、
ジヨイントリードを保護する外囲器とから在り、アウタ
ーリードの一部が露出して電極面となり、他面のうち少
なくとも一面が外囲器に固着している半導体装置である
。A semiconductor pellet placed on the mount part, a YJR bonding thin wire, an inner lead, a joint lead, an outer lead connected to this semiconductor pellet, this semiconductor pellet, a bonding thin wire, an inner lead,
It is a semiconductor device in which a part of the outer lead is exposed and becomes an electrode surface, and at least one of the other surfaces is fixed to the envelope.
以下、図面を参照してこの発明の一実施例を説明する。 Hereinafter, one embodiment of the present invention will be described with reference to the drawings.
第２図（４）はこの発明の一実施例に係る半導体装ｌｉ
ｔを示す余１視図で、同図（１３） Ｎ：同図（５）に
示した半導体装置のＡ −Ａ’断面図である。第２図に
おいて、２１はレジンモールドからなる外囲器である。FIG. 2(4) shows a semiconductor device according to an embodiment of the present invention.
(13) N: A sectional view taken along line AA' of the semiconductor device shown in (5) of the same figure. In FIG. 2, 21 is an envelope made of resin mold.
上記外囲器２１の底面には一列にアウターリード２２の
電極面が上記外囲器２１の底面と同一平面上に埋設され
ている。また、２３は半導体装置２０をソケットに実装
する際にガイドとして使用される切欠き部である。The electrode surfaces of the outer leads 22 are embedded in a line in the bottom surface of the envelope 21 on the same plane as the bottom surface of the envelope 21 . Further, 23 is a notch portion used as a guide when mounting the semiconductor device 20 in a socket.
次に、第２図（１３）を用いて同図（６）に示した半導
体装置２０のＡ −Ａ’断面図を説明する。第２図（Ｂ
）において、マウント部３ノ上に載置された半導体ペレ
ット３２はボンディング細線３３によりインナーリード
３４に接続されている。上記インナーリード３４をアウ
ターリード２２に導くためにジヨイントリード３６が形
成されている。そして、上記マウント部３１、半導体ペ
レット３２、？ンディング細線３３、インナーリード３
４、ジヨイントリード３５は上記外囲器２１により被覆
保護されている。Next, the AA' cross-sectional view of the semiconductor device 20 shown in FIG. 2(6) will be described using FIG. 2(13). Figure 2 (B
), the semiconductor pellet 32 placed on the mount portion 3 is connected to the inner lead 34 by a thin bonding wire 33. A joint lead 36 is formed to guide the inner lead 34 to the outer lead 22. And the mount part 31, the semiconductor pellet 32, ? Ending thin wire 33, inner lead 3
4. The joint lead 35 is covered and protected by the envelope 21.
従りて、上記実施例においては外囲器２１と同一平面上
にアウターリード２２の電極面が形成されているだめ、
アウターリード２２を゛引掛けることはないので半導体
装置２ｏの整理、保管が簡単である。Therefore, in the above embodiment, since the electrode surface of the outer lead 22 is formed on the same plane as the envelope 21,
Since the outer leads 22 are not hooked, it is easy to organize and store the semiconductor devices 2o.
次に、この発明の他の実施例を第３図を用いて説明する
。第３図においては、アウターリード２２の電極面が上
記外囲器２１の底面より突出している。ここで、半導体
装置２０の内部構造は第２図（Ｂ）と同様に構成しであ
る。Next, another embodiment of the present invention will be described using FIG. 3. In FIG. 3, the electrode surface of the outer lead 22 protrudes from the bottom surface of the envelope 21. Here, the internal structure of the semiconductor device 20 is similar to that shown in FIG. 2(B).
上記したようにこの発明の他の実施例によれば、アウタ
ーリード２２の電極面が外囲器２１より突出しているの
で、アウターリード２２は外部取出し電極としても、ソ
ケットへ実装する際のガイドとしても使用することがで
きる。As described above, according to another embodiment of the present invention, the electrode surface of the outer lead 22 protrudes from the envelope 21, so the outer lead 22 can be used both as an external electrode and as a guide when mounting in a socket. can also be used.
さらに、この発明の他の実施例を第４図を用いて説明す
る。第４図においては、アウターリード２５の電極面が
外囲器２１の表面から凹んだ位置に配置されている。Furthermore, another embodiment of the present invention will be described using FIG. 4. In FIG. 4, the electrode surface of the outer lead 25 is placed in a recessed position from the surface of the envelope 21.
上記したようにこの発明の他の実施例によれば、アウタ
ーリード２５の電極面が外囲器２１表面から凹んだ場所
に配置されているために、外部からの＠撃に対してアウ
ターリード２５を保護することができる。この第４図の
例では、アウターリード２５はその側縁部咬で外囲器。As described above, according to another embodiment of the present invention, since the electrode surface of the outer lead 25 is arranged in a recessed place from the surface of the envelope 21, the outer lead 25 is protected against external damage. can be protected. In the example shown in FIG. 4, the outer lead 25 is an envelope at its side edges.
２１の材料で被われているが、アウターリード２６はそ
の幅全体にわたって上記凹みの部分から露出していても
よい。例えば機械強度の要求または接触抵抗の要求など
に応じ、その適用を選択すればよい。Although the outer lead 26 is covered with the material No. 21, the entire width of the outer lead 26 may be exposed from the recessed portion. For example, the application may be selected depending on the requirements for mechanical strength or contact resistance.
さらに、この発明の他の実施例を第５図を用いて説明す
る。同図においては、ＤＩＰ型の半導体装置の断面を示
しておく。つまシ、マウント部３１上に載置された半導
体ペレット３２はボンディング細線４７ａ及び４１ｂに
よシ、上下２段のインナーリード４２ａ及び４２ｂに接
続されている。また、上記インナーリード４Ｊｌａ及び
４２ｂはジヨイントリード４．９ ａ及び４３ｂを介し
てアウターリード４４ａ及び４４ｂに接続される。上記
アウターリード４４ａ及び４４ｂは上記外囲器２ノの上
面及び下面に沿って夫々突出している。Furthermore, another embodiment of the present invention will be described using FIG. 5. In the figure, a cross section of a DIP type semiconductor device is shown. The semiconductor pellet 32 placed on the tab and mount portion 31 is connected to two upper and lower inner leads 42a and 42b through thin bonding wires 47a and 41b. Further, the inner leads 4Jla and 42b are connected to outer leads 44a and 44b via joint leads 4.9a and 43b. The outer leads 44a and 44b protrude along the upper and lower surfaces of the envelope 2, respectively.
上記したようにこの発明の第゛５図の実施例による半導
体装置は半導体ペレット３２の近傍の極めて狭い領域に
多数のインナーリードが必要である場合に有効である。As described above, the semiconductor device according to the embodiment of the present invention shown in FIG. 5 is effective when a large number of inner leads are required in an extremely narrow area near the semiconductor pellet 32.
さらに、この発明の他の実施例を第６図を用いて説明す
る。第６図（５）において、マウント部３１上に載置さ
れた半導体ペレット３２はビンディング細線４ハ及び４
１ｂ（より左右のインナーリード４２ａ及び４２ｂに接
続されている。Furthermore, another embodiment of the present invention will be described using FIG. 6. In FIG. 6 (5), the semiconductor pellet 32 placed on the mount part 31 is attached to the binding thin wires 4 and 4.
1b (connected to left and right inner leads 42a and 42b).
また、上記インナーリード４２１Ｌ及び４２ｂはジヨイ
ントリード４Ｊａ及び４Ｊｂを介してアウターリード４
４ｈ及び４４ｂに接酵されている。ここで、上記アウタ
ーリード４，４＾及び４４ｂの電極面は上記被覆膜２１
と同一平面上に形成されている。Further, the inner leads 421L and 42b are connected to the outer lead 4 through joint leads 4Ja and 4Jb.
4h and 44b are fermented. Here, the electrode surfaces of the outer leads 4, 4^ and 44b are covered with the coating film 21.
is formed on the same plane as the
そして、第６図（６）に示した半導体装置２０をソケッ
ト４５に実装した場合を第６図（ｎ）に示しておく。FIG. 6(n) shows a case where the semiconductor device 20 shown in FIG. 6(6) is mounted in the socket 45.
上記したようにこの発明の他の実施例によれば、アラレ
−リードが半導体装置と同一平面上に形成されているた
め、半導体装置をソケットに着脱するときにアウターリ
ードの折曲がシ等の恐れが全くなく取扱いが簡単である
。As described above, according to another embodiment of the present invention, since the array leads are formed on the same plane as the semiconductor device, the outer leads may not be bent easily when the semiconductor device is inserted into or removed from the socket. There is no fear and it is easy to handle.
さらに１この発明の他の実施例を第７図を用いて説明す
る。第７図（６）は横型ＤＩＰパッケージの断面図を示
している。同図（５）において、マウント部３１上に載
置された半導体ペレット３２はｙｌ？ｌテンング細線４
１ａ及び４ｆｂによう左右のインナーリード４２ａ及び
４２ｂに接続されている。゛まだ、上記インナーリード
４２ａ及び４２ｂはジＷ ’ｆントリード４．９ ａ及
び４．９ ｂを介してアウターリード４”４ａ及び４４
ｂに接続されている。ここで、上記アウターリード４４
＆及。Furthermore, another embodiment of the present invention will be described with reference to FIG. FIG. 7(6) shows a cross-sectional view of the horizontal DIP package. In the same figure (5), the semiconductor pellet 32 placed on the mount part 31 is yl? l tension thin wire 4
1a and 4fb are connected to left and right inner leads 42a and 42b.゛The inner leads 42a and 42b are still connected to the outer leads 4''4a and 44 through the wire leads 4.9a and 4.9b.
connected to b. Here, the outer lead 44
&
び４４ｂの電極面は被覆膜２１表面から凹んだ場所に配
置されている。したがって、このアウターリード４４ａ
、４４ｂの両極面はその凹み内にて外部に対して露出し
ている。The electrode surfaces of the electrodes 44b and 44b are arranged at locations recessed from the surface of the coating film 21. Therefore, this outer lead 44a
, 44b are exposed to the outside within the recess.
次に、第７図（ト）Ｋ示した半導体装置２０をボ＝−ド
５１に実装する場合について第７図（Ｂ）を用いて説明
する。第７図（Ｂ）はぎ−ド６１に実装された半導体装
置２０を裏面から見た図である。Next, the case where the semiconductor device 20 shown in FIG. 7(G)K is mounted on the board 51 will be described using FIG. 7(B). FIG. 7(B) is a diagram of the semiconductor device 20 mounted on the gate 61 seen from the back side.
同図（Ｂ）に示すように上記アウターリード４４ａ。As shown in FIG. 4(B), the outer lead 44a.
４４ｂは上記ボード５１から延長されているリード５２
ａ、５２ｂ上に載置される。44b is a lead 52 extending from the board 51
a, 52b.
つ！シ、第７図に示したこの発明の他の実施例によれば
、アウターリード４４ａ、４４ｈを外囲器２１の一面に
のみ配置しているので、このような半導体装置を実装す
る時の取扱いが容易である。One! According to another embodiment of the present invention shown in FIG. 7, the outer leads 44a and 44h are arranged only on one side of the envelope 21, so handling when mounting such a semiconductor device is difficult. is easy.
さらに、この発明の他の実施例を第８図を用いて説明す
る。第８図はフラットパッケージを示す斜視図である。Furthermore, another embodiment of the present invention will be described using FIG. 8. FIG. 8 is a perspective view showing the flat package.
同図において、外囲器２１の片面４方向にはアウターリ
ード６１ｈ＋６１ｂ。In the figure, outer leads 61h+61b are provided in four directions on one side of the envelope 21.
６１ ｃ ＊ ６１ ｄが設けられている。そして、上
記アウターリード６１ｈ〜６ｆｄの電極面は上記外囲器
２ノと同一平面上に設けられている。61 c * 61 d are provided. The electrode surfaces of the outer leads 61h to 6fd are provided on the same plane as the envelope 2.
従って、上記したこの発明の他の実施例においてはアウ
ターリードが外囲器と同一平面上に形成されているため
アウターリードを引掛けることはないので半導体装置の
整理、保管が簡単である。また、この第８図の例では、
アウターリードの配置が４方向になっているが、必要に
応じて、３方向に配列するも自由である。Therefore, in the above-described other embodiments of the present invention, the outer leads are formed on the same plane as the envelope, so that the outer leads are not hooked, making it easy to organize and store the semiconductor devices. Also, in the example shown in Figure 8,
Although the outer leads are arranged in four directions, they can be arranged in three directions if necessary.
さらに、この発明の他の実施例を第９図を用いて説明す
る。同図において、薄い円板状の外囲器２１には放射状
にアウターリード２２が埋設されており、上記アウター
リード２２の電極面は上記外囲器２１と同一平面上に形
成されている。。Furthermore, another embodiment of the present invention will be described using FIG. 9. In the figure, outer leads 22 are embedded radially in a thin disc-shaped envelope 21, and the electrode surfaces of the outer leads 22 are formed on the same plane as the envelope 21. .
上記したこの発明の他の実施例によれば、外囲器２１が
円板状となっているため、腕時計等に有用でちる。According to the other embodiment of the present invention described above, since the envelope 21 is disc-shaped, it is useful for wristwatches and the like.
なお、上記したこの発明の実施例においては外囲器用の
パッケージ材として合成樹脂を説明したが、パッケージ
材としては±ラミックでも良いことは勿論である。さら
に、・臂ツケージの形状としては直方体、正方体、立方
体等の形状にも適用できることは勿論である。In the above-described embodiments of the present invention, synthetic resin was used as the packaging material for the envelope, but it goes without saying that ±ramic may also be used as the packaging material. Furthermore, it goes without saying that the shape of the arm cage may be a rectangular parallelepiped, a square, a cube, or the like.
以上詳述したようにこの発明によれば、以下に記述する
よう外効果を有している。As described in detail above, the present invention has the following effects.
（１） アウターリードがノぐッケージからそのリー
ドの長さ方向に突出しておらず、ノクツケージ壁面に沿
って固着しているのでアウターリート０の変形が外い。(1) The outer lead 0 does not deform because the outer lead does not protrude from the socket cage in the length direction of the lead and is fixed along the wall surface of the socket cage.
（２） アウターリードがノクッケージからそのリー
ドの長さ方向に突出していないため、アウターリードへ
の機械、的歪により半導体装置内部へ圧力が加わり難く
なり、外囲器と共にベレットを保護することができる。(2) Since the outer lead does not protrude from the knock cage in the length direction of the lead, pressure is less likely to be applied to the inside of the semiconductor device due to mechanical or mechanical strain on the outer lead, and the pellet can be protected together with the envelope. .
（３） アウターリートの変形がないため、実装およ
びソケットからの取りはずしか容易である。(3) Since there is no deformation of the outer lead, it is easy to mount and remove from the socket.
（４） アウターリードが７４ ツケージに固着され
てコンパクトな形状となっているため、半導体装置の整
理、保管や取扱いが容易である。(4) Since the outer leads are fixed to the 74-inch cage and have a compact shape, it is easy to organize, store, and handle the semiconductor devices.
（５） アウターリードがノ臂ツク゛−ジ壁面に沿っ
て一体化されているので、外部からの機械的衝撃に強く
、アウターリードがノヤツケージより凹んだ場所に固着
されている場合にｔま特に機械的衝撃に強い。(5) Since the outer lead is integrated along the wall of the arm cage, it is resistant to mechanical shock from the outside, and is especially resistant to mechanical shock when the outer lead is fixed in a recessed place than the arm cage. Strong against impact.
第１図囚ないしくＣ）は従来の半導体装置を説明するだ
めの図、第２図（４）及び（Ｂ）はこの発明の一実施例
を示す図、第３図ないし第５図、第６図（４）及び（Ｂ
）、第７図（５）及び（Ｂ）、第８図ないし第９図はそ
れぞれこの発明の他の実施例を示す図である。
２１・・・外囲器、２２・・・アウターリード、３３・
・・？ンディング細線、３４・・・インナーリード、３
５・・・ジヨイントリード。
出願人代理人 弁理士 鈴 江 武 彦矛５図
３ＩｐＹ図Figures 1 to 5 are diagrams for explaining a conventional semiconductor device, Figures 2 (4) and (B) are diagrams showing an embodiment of the present invention, Figures 3 to 5, Figure 6 (4) and (B
), FIGS. 7(5) and (B), and FIGS. 8 and 9 are views showing other embodiments of the present invention, respectively. 21...Envelope, 22...Outer lead, 33.
...? Ending thin wire, 34...Inner lead, 3
5... Joint lead. Applicant's agent Patent attorney Hikoyori Suzue Takeshi 5 Figure 3 IpY diagram
Claims (1)
上記半導体ペレットにｄ？ンディング細線にて接続され
たインナーリードと、上記インナーリードを延長したジ
ヨイントリードと、上記半導体ペレット、上記Ｓイディ
ング細線、上記インナーリード及び上記ジヨイントリー
ドを保護する外囲器と、上記外囲器に少なくとも一面固
着し、他の面のうち少なくとも一部電極面が露出してお
り上記ジヨイントリードに接続しているアウターリード
とを具備したことを特徴とする半導体装置。 （２）上記外囲器表面にアウターリードの一面を固着し
、対向する面に形成された電極面が上記外囲器表面から
突出していることを特徴とする特許請求の範囲第１項記
載の半導体装置。 （３） 上記外囲器内にアウターリードの少なくとも
一部を埋設し、電極面を露出したことを特徴とする特許
請求の範囲第１項記載の半導体装置。 （４）上記外囲器表面と上記アウターリードの電極面が
同一平面上に配置されていることを特徴とする特許請求
の範囲第３項記載の半導体装置０ （５）上記外囲器表面より凹んだ位置にアウターリード
電極面が配置されていることを特徴とする特許請求の範
囲第３項記載の半導体装置。 （６）上記アウターリードの一部を上記外囲器の一部で
覆うことを特徴とする特許請求の範囲第５項記載の半導
体装置。 （７）上記アウターリードを複数平行に配置することを
特徴とする特許請求の範囲第１項記載（８）上記複数平
行に配置されたアウターリード群を上記外囲器の対向す
る面に設けたことを特徴とする特許請求の範囲第７項記
載の半導体装置・ （９）上記複数平行に配置されたアウターリード群を上
記外囲器と同一表面の対向する方向に設けることを特徴
とする特許請求の範囲第７項記載の半導体装置。 ０１ 上記アウターリードを複数放射状に配置するこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
。[Claims] (1) A semiconductor pellet placed on a mount portion;
d in the above semiconductor pellet? an inner lead connected with a thin lining wire, a joint lead that is an extension of the inner lead, an envelope that protects the semiconductor pellet, the thin wire S lining, the inner lead and the joint lead, and the outer envelope. What is claimed is: 1. A semiconductor device comprising an outer lead which is fixed to a device on at least one side, has at least a part of the electrode surface exposed on the other side, and is connected to the joint lead. (2) One surface of the outer lead is fixed to the surface of the envelope, and an electrode surface formed on the opposing surface protrudes from the surface of the envelope. Semiconductor equipment. (3) The semiconductor device according to claim 1, wherein at least a portion of the outer lead is buried in the envelope, and the electrode surface is exposed. (4) The semiconductor device 0 according to claim 3, characterized in that the surface of the envelope and the electrode surface of the outer lead are arranged on the same plane. (5) From the surface of the envelope 4. The semiconductor device according to claim 3, wherein the outer lead electrode surface is arranged in a recessed position. (6) The semiconductor device according to claim 5, wherein a portion of the outer lead is covered with a portion of the envelope. (7) Claim 1, characterized in that a plurality of the outer leads are arranged in parallel. (8) The plurality of outer lead groups arranged in parallel are provided on opposing surfaces of the envelope. A semiconductor device according to claim 7, characterized in that: (9) a patent characterized in that the plurality of parallel outer lead groups are provided on the same surface as the envelope in opposing directions; A semiconductor device according to claim 7. 01. The semiconductor device according to claim 1, wherein a plurality of the outer leads are arranged radially.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13541282A JPS5927549A (en) | 1982-08-03 | 1982-08-03 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13541282A JPS5927549A (en) | 1982-08-03 | 1982-08-03 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5927549A true JPS5927549A (en) | 1984-02-14 |
Family
ID=15151118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13541282A Pending JPS5927549A (en) | 1982-08-03 | 1982-08-03 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5927549A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59146953U (en) * | 1983-03-22 | 1984-10-01 | イビデン株式会社 | Package for semiconductors |
| US4697204A (en) * | 1982-07-27 | 1987-09-29 | Fuji Xerox Co., Ltd. | Leadless chip carrier and process for fabrication of same |
| JPS63244657A (en) * | 1987-03-30 | 1988-10-12 | Toshiba Corp | Semiconductor device |
| US7115984B2 (en) * | 2002-06-18 | 2006-10-03 | Micron Technology, Inc. | Semiconductor devices including peripherally located bond pads, intermediates thereof, assemblies, and packages including the semiconductor devices, and support elements for the semiconductor devices |
| US7208335B2 (en) | 2003-09-30 | 2007-04-24 | Micron Technology, Inc. | Castellated chip-scale packages and methods for fabricating the same |
| US7226809B2 (en) | 2002-06-18 | 2007-06-05 | Micron Technology, Inc. | Semiconductor devices and semiconductor device components with peripherally located, castellated contacts, assemblies and packages including such semiconductor devices or packages and associated methods |
-
1982
- 1982-08-03 JP JP13541282A patent/JPS5927549A/en active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4697204A (en) * | 1982-07-27 | 1987-09-29 | Fuji Xerox Co., Ltd. | Leadless chip carrier and process for fabrication of same |
| JPS59146953U (en) * | 1983-03-22 | 1984-10-01 | イビデン株式会社 | Package for semiconductors |
| JPS63244657A (en) * | 1987-03-30 | 1988-10-12 | Toshiba Corp | Semiconductor device |
| US7115984B2 (en) * | 2002-06-18 | 2006-10-03 | Micron Technology, Inc. | Semiconductor devices including peripherally located bond pads, intermediates thereof, assemblies, and packages including the semiconductor devices, and support elements for the semiconductor devices |
| US7226809B2 (en) | 2002-06-18 | 2007-06-05 | Micron Technology, Inc. | Semiconductor devices and semiconductor device components with peripherally located, castellated contacts, assemblies and packages including such semiconductor devices or packages and associated methods |
| US7285850B2 (en) | 2002-06-18 | 2007-10-23 | Micron Technology, Inc. | Support elements for semiconductor devices with peripherally located bond pads |
| US7208335B2 (en) | 2003-09-30 | 2007-04-24 | Micron Technology, Inc. | Castellated chip-scale packages and methods for fabricating the same |
| US7633159B2 (en) | 2003-09-30 | 2009-12-15 | Micron Technology, Inc. | Semiconductor device assemblies and packages with edge contacts and sacrificial substrates and other intermediate structures used or formed in fabricating the assemblies or packages |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6175149B1 (en) | Mounting multiple semiconductor dies in a package | |
| US6297547B1 (en) | Mounting multiple semiconductor dies in a package | |
| JPH02303176A (en) | Semiconductor device and manufacture thereof | |
| JPS5927549A (en) | Semiconductor device | |
| JP2955842B2 (en) | Semiconductor package | |
| US20080179723A1 (en) | Semiconductor device including a plural chips with protruding edges laminated on a die pad section that has a through section | |
| JPS5845186B2 (en) | semiconductor equipment | |
| JPS62142341A (en) | Semiconductor device and manufacture thereof | |
| JPS63296252A (en) | Resin sealed semiconductor device | |
| JP2011040745A (en) | Suspended lead-frame electronic package | |
| JPH03173167A (en) | Surface-mount package semiconductor device and mounting thereof | |
| JPH02130866A (en) | Semiconductor device | |
| JP4986464B2 (en) | Slotted board | |
| JPH01137660A (en) | Semiconductor device | |
| JPH04155954A (en) | Semiconductor device | |
| JPS6143457A (en) | Semiconductor device | |
| KR20020018938A (en) | Semiconductor package | |
| JPH0431260A (en) | Seal structure for semiconductor packaging material | |
| KR100280393B1 (en) | Semiconductor package | |
| JPH05206361A (en) | Semiconductor device | |
| JPH0323696Y2 (en) | ||
| JPS629652A (en) | Semiconductor device | |
| JPS60254755A (en) | Package for mounting semiconductor | |
| JPS63241954A (en) | Resin-sealed semiconductor device | |
| JPH02280359A (en) | Semiconductor device |