JPS592437B2

JPS592437B2 - 課金パルス試験装置

Info

Publication number: JPS592437B2
Application number: JP52040411A
Authority: JP
Inventors: 正八高橋; 広三国井
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1977-04-11
Filing date: 1977-04-11
Publication date: 1984-01-18
Also published as: JPS53126205A

Description

【発明の詳細な説明】本発明は集中試験装置架装置または試験用電話機と共用
し、課金パルス信号のパルスの立上りと次パルス立上り
までの時間（以下、パルス周期という）を表示管によつ
て表示保留（初合算〜３合算）し、試験完了を可聴音に
より確認することができると共に、度数計の合算確認も
できるようにした課金パルス試験装置に係り、特に携帯
に便利で、かつパルス周期を表示管により表示保留でき
る課金パルス試験装置に関するものである。

従来のこの種の装置は集中試験装置架装置（以下、ＭＴ
Ｆと略称する）で試験を行うように構成されている。そ
してＭＴＦにおいて、課金パルスを試験する場合、一般
にはＣ４００自動交換機のＭＴＦの場合にはＰｏランプ
、Ｃ４５自動交換機の場合にはＭ１〜Ｍ１３ランプの瞬
時点灯と度数計の動作によつて、ストップウォッチによ
り試験するという方法が用いられている。しかしながら
、このような装置においては、自局内の場合は１８０秒
毎のパルス周期を確認するには回線数が多くなれば疲労
も大であり、またその割に能率向上も望めないという欠
点があつた。

一方、ストップウォッチを操作員が動作確認するので、
ランプの瞬時点灯を見逃すと、最初からやり直しになる
という欠点があり、時間の浪費が大で、実用上好ましく
ない。本発明は以上の点に鑑み、このような問題を解決
すると共にかかる欠点を除去すべくなされたもので、そ
の目的は課金パルスの正確な試験を行ない得ると共に、
大幅に試験時間を短縮することができ、また、試験完了
通知をブザーなどの可聴信号により感知することができ
、かつ１帯域から１４帯域までの課金パルス信号のパル
ス周期の良否を確認することができるとともにその他パ
ルス周期の確認ができ、また、パルス周期を表示保留す
ることができ、さらに距離によつて時間が決められてい
る発生パルスのメーク時間とプレーグ時間の和をディジ
タル表示し、血続することができる課金パルス試験装置
を提供することにある。

このような目的を達成するため、本発明は到米する課金
パルス信号に対応するパルスを一定幅のパルスに整形す
るパルス整形部と、水晶発振器からの周波数を分周して
基準パルスを発生する基準パルス発生部と、到来した課
金パルス信号と設定した試験パルス数との一致を判定す
る試験数判定部と、上記課金パルス信号に対応するパル
ス周期を計数する機能とパルス周期を表示保留する機能
を有する複数の表示部と、上記パルス整形部の出力と上
記基準パルス発生部の出力を入力とし上記試験数判定部
の選択動作および上記表示部の計数表示を制御するため
の制御信号を送出する制御信号出力部と、出力によつて
上記試験数判定部を制御する試験回数選択回路と、試験
完了により可聴音を送出する手段と、試験完了時に上記
試験判定回路と表示部および制御信号出力部をりセツト
する手段とを備え、距離によつて時間が決められている
発生パルスのメーク時間とブレーク時間との和をデイジ
タル表示し直読し得るようにしたものである。

以下、図面に基づき本発明の実施例を詳細に説明する。

第１図は本発明による課金パルス試験装置の一実施例の
構造を示す正面図である。

図において、ＩＬｌ，ＩＬ２，ＩＬ３は初登算〜３登算
用の▲１〜煮３表示管、ＰＳはＡＣｌＯＯＶ用の電源ス
イツチ、ＩＮは外部よりの課金パルスが印加される入力
端子、ＡＬＭはアラームランプ、ＡＳはアラームスイツ
チ、ＲＳはりセツトボタン、ＡＬは▲１表示ランプ、Ａ
Ｋは▲１テスト選択ボタン、ＢＬは煮２表示ランプ、Ｂ
Ｋは▲２テスト選択ボタン、ＣＬは煮３表示ランプ、Ｃ
Ｋは▲３テスト選択ボタン、ＺＲＢは零復帰ボタン、Ｍ
ＥＴは零復帰度数計、ＰＬはパイロツトランプで、これ
らは横幅１４８詣、高さ２３８１ｔｍ１奥行２８０１＄
ｍの筐体からなる装置にそれぞれ実装されている。ＰＣ
は電源コードである。つぎにこの第１図に示す実施例の
操作および動作を説明する。

まず、入力端子１Ｎの一方を図示しない被試験装置のパ
ルス到来端子へ接続し、他方を地気に接続し、電源コー
ドＰＣをＡＣｌＯＯの電源に接続する。しかして、電源
スイツチＰＳとアラームスイツチＡＳをオンにすると、
▲１〜▲３の表示管１Ｌ１〜ＩＬ３が点灯し、煮３テス
ト選択ボタンＣＫを押すと、煮３表示ランプＣＬが点灯
し、また零復帰ボタンＺＲＢを押すと零復帰度数計ＭＥ
Ｔの度数計指数ば１０１に戻り、りセツトボタンＲＳを
押すことによつて点灯していた表示ランプは消灯し、こ
れで試験準備は完了する。つぎに、任意のダイヤルで被
呼者が応答すると、零復帰度数計ＭＥＴは１１１度数登
算する。これと同時に煮１表示管１Ｌ１はスタートし、
応答時からの課金パルス信号のパルス周期を表示開始す
る。そして、任意のパルス到来で表示管の動作は停止し
、表示保留となり、零復帰度数計ＭＥＴは１２１？度数
登算（初登算）する。以下、２回目〜３回目と順次登算
するが、これらの登算は初登算と同様なので、その説明
は省略する。しかして、３回目の登算が完了すると、ア
ラームランプＡＬＭが点灯し、これと同時にブザー鳴動
などの可聴音が送出され、試験完了を操作員に知らせる
。

そして、操作員はりセツトボタンＲＳを押し、次の試験
の準備に供える。このような構造になつているから、小
型にして操作は容易で、かつ携帯に便利で無人局でも使
用することができる。

そして、課金パルスだけでなく、必要に応じてこれを使
用し他のパルスなどの確認試験にも応用することができ
る。第２図は第１図の実施例における内部回路の概略を
示す構成図で、本発明の一実施例の基本的構成を示すプ
ロツク図である。

図において、ＭＥＴは到米の課金パルスを登算する度数
計に接続される端子で、接点ｍを有するリレーＭを介し
て接地されている。ＰＯは接点ｍのチヤツタリングを除
去し、一定幅（３０μｓ）に整形するパルス整形回路、
ＣＯはパルス整形回路ＰＯの出力と後述する基準パルス
発生回路の出力を入力とし、制御信号Ａ，ｂ，ｃおよび
後述する表示回路のゲートＴＰｌ〜ＴＰ３に対するゲー
ト信号を発生して送出する制御信号出力回路で、基準パ
ルス発生回路からのパルスの極性を反転し表示回路に送
出するインバータ１ＮＶを備えている。ＩＮ，ＯＵＴは
インバータＩＮの入出力端、ＴＰｌ，ＴＰ２，ＴＰ３は
ゲート端子である。ＴＤは制御信号出力回路ＣＯからの
制御信号を入力とする試験数判定回路で、予め設定した
試験パルス数と一致するとアラームリレーＡＬＲが動作
するように構成されている。Ａ３，Ｂ３，Ｃ３はそれぞ
れ第１図に示す煮１テスト選択ボタンＡＫ，．煮２テス
ト選択ボタンＢＫおよび．Ｉ；．３テスト選択ボタンＣ
Ｋを押すことによつて選択される選択出力である。ＲＳ
は第１図に示すりセツトボタンＲＳに相当するノンロツ
キングのボタンスイツチで、一端は試験数判定回路ＴＤ
および制御信号出力回路ＣＯに接続されると共に抵抗Ｒ
を介して（ト）５の電源。８に接続され、他端は接地さ
れている。

ＰＧは０．１秒の基準パルスを発生する基準パルス発生
回路で、１ＭＨｚを水晶発振させ、その周波数を分周し
て、デユーテイ比０．５の０．１秒パルスを発生するよ
うに構成されている。

ＴＳは試験回数選択回路で、その出力によつて試験数判
定回路ＴＤを制御するように構成されている。ＩＮＤｌ
，ＩＮＤ２，ＩＮＤ３は第１〜第３の表示回路で、ゲー
ト端子ＴＰｌ〜ＴＰ３は前記制御信号出力回路ＣＯのゲ
ート端子ＴＰｌ〜ＴＰ３にそれぞれ接続され、パルス端
子Ｐは共通接続されて制御信号出力回路ＣＯのインバー
タＩＮＶの出力端０ＵＴに接続され、またりセツト端子
ＲＥＳは共通接続されて前記リセツトボタンスイツチＲ
Ｓに接続されている。つぎにこの第２図に示す実施例の
動作を第７図に示すタイムチヤートを参照して説明する
。

まず、外部よりの課金パルスの到来で、リレーＭが動作
し、その接点ｍにより課金パルスに対応したパルスを発
生する。（第７図ｂ参照）この接点ｍにより発生したパ
ルスはパルス整形回路ＰＯで第７図ｃに示すように一定
幅のパルス、例えば３０ｔｔｓのパルスに整形され、そ
の出力は制御信号出力回路ＣＯに入り、表示回路１ＮＤ
１〜ＩＮＤ３のゲートＴＰｌ〜ＴＰ３に対する第７図Ｄ
，ｅ，ｆに示すようなゲート信号を発生させる。そして
、リレーＭの接点ｍにより発生するパルスの１回目から
２回目までの時間を表示回路１ＮＤ１で計数して表示し
、２回目から３回目までの時間を表示回路１ＮＤ２で計
数して表示し、３回目から４回目までの時間を表示回路
１ＮＤ３で計数して表示する。この態様を第７図ｇ−１
に示す。ここで、表示時間は基準パルス発生回路ＰＧの
出力によつて制御され、０．１秒刻みで最大９分５９秒
９までである。この第７図において、Ｊ，ｋ，ｌは第２
図に示す試験数判定回路ＴＤからの選択出力Ａ３，Ｂ３
，Ｃ３にそれぞれ対応し、ｍは選択出力Ｃ３に設定した
場合のアラームリレーＡＬＲのオン・オフ状態を示し、
また、ａはリセツトボタンスイツチＲＳの動作に基づく
りセツト信号を示す。

そして、この第７図のタイムチヤートから明らかなよう
に、最大３回まで試験表示する。すなわち０．１秒の基
準パルスで（９分５７秒９Ｘ３）の試験表示を行うよう
に構成されている。かくして、１帯域から１４帯域まで
の課金パルス信号のパルス周期の良否を確認することが
できる。

ここで、１帯域の課金パルス時間は３分間（市内）、２
帯域は２０Ｋｍ１８０秒、３帯域は３０Ｋｍ１３８秒、
４帯域は４０Ｋｍ１３０秒、５帯域は６０Ｋｍ１２１秒
、６帯域は８０Ｋｍ１１５秒（夜間２１秒）、７帯域は
１００Ｋｍ１１３秒（夜間２１秒）、８帯域は１２０Ｋ
ｍ１１０秒（夜間１８秒）、９帯域は１６０Ｋｍ、８秒
（夜間１５秒）、１０帯域は２４０Ｋｍ１６．５秒（夜
間１２秒）、１１帯域は３２０Ｋｍ、５秒（夜間９秒）
、１２帯域は５００Ｋｍ１４秒（夜間７秒）、１３帯域
は７５０Ｋｍ１３秒（夜間５秒）、１４帯域は７５０Ｋ
ｍ以上、２．５秒（夜間４秒）である。上記実施例にお
いては、課金パルスの試験を行う場合について説明した
が、このような作用を応用し、障害修理等に継電器の動
作、接点の接触の有無等の確認にも効果的である。

第３図は第２図の実施例における制御に係わる部分を集
積回路で構成した一実施例を示すプロツク図である。

第３図で一点鎖線で囲んだ部分は第２図に示すパルス整
形回路ＰＯ、制御信号出力回路ＣＯ、試験数判定回路Ｔ
Ｄに対応し、同一符号のものは相当部分を示す。第３図
においてＩＣｌ，ＩＣ２・・・ＩＣｌＯはそれぞれ集積
回路を示し、集積回路１Ｃ１〜１Ｃ４はパルス整形回路
ＰＯを構成し、集積回路１Ｃ５，ＩＣ６，ＩＣ８，Ｃ９
は制御信号出力回路ＣＯを構成し、集積回路１Ｃ７，Ｉ
Ｃ１０は試験数判定回路ＴＤを構成している。そして、
パルス整形回路ＰＯを構成する集積回路ＩＣｌのＳＮ７
４ｌ２ｌの９ピンと１４ピンは共通に接続され、その接
続点は集積回路１Ｃ２のＳＮ７４ＯＯの１４ピンと集積
回路１Ｃ３のＳＮ７４ＯＯの１４ピンおよび集積回路１
Ｃ４のＳＮ７４ｌ２ｌの９ピンと１４ピンにそれぞれ接
続されると共に、リレーＭの接点ｍの常開接点に接続さ
れている。そして、集積回路１Ｃ１のＳＮ７４ｌ２ｌの
３ピンと４ピンおよび７ピンは共通接続されて接地され
、その共通接続点はコンデンサＣ１を介して５ピンに接
続されると共にダイオードＤ１を介して常閉接点側を接
地したリレーＭの接点ｍの可動子に接続され、このダイ
オードＤ１には抵抗Ｒ１が並列に接続されている。ここ
で、このコンデンサＣ１はリレーＭの接点ｍのチヤタリ
ングを防止するために設けたものである。また、１０ピ
ンはコンデンサＣ２を介して１１ピンに接続されている
。ＳＷｌはローカルテスト用のスイツチで、ＡｕｔＯ（
自動）側に倒したのちＭａｎｕ（手動）側に倒すと、接
点ｍにより発生するパルスの１回目に相当するパルスを
発生し、以下同様の操作で、２回目、３回目に相当する
パルスを発生し、後段の各回路の単体を試験することが
できるように構成され、接点ＡｕｔＯはパルス整形回路
ＰＯを形成する集積回路１Ｃ２のＳＮ７４ＯＯの５ピン
に接続されると共に、抵抗Ｒ２を介して（ト）５の電源
。８に接続され、接点Ｍａｎｕは集積回路１Ｃ２の１０
ピンに接続されると共に、抵抗Ｒ３を介して（ト）５Ｖ
の電源Ｖ。

ｅに接続されている。また、集積回路１Ｃ４のＳＮ７４
ｌ２ｌの１０ピンはコンデンサＣ３を介して１１ピンに
接続されている。一方、（ト）５の電源Ｃｅはパルス整
形回路ＰＯを構成する集積回路１Ｃ１のＳＮ７４ｌ２ｌ
の９．１４ピン、集積回路１Ｃ２，ＩＣ３のＳＮ７４Ｏ
Ｏの１４ピン、集積回路１Ｃ４のＳＮ７４ｌ２ｌの９．
１４ピンにそれぞれ接続されると共に、制御信号出力回
路ＣＯを構成する集積回路ＩＣ５，ＩＣ６のＳＮ７４Ｏ
Ｏと集積回路１Ｃ８のＳＮ７４ＯＯの各１４ピンおよび
集積回路１Ｃ９の５ピンにそれぞれ接続され、さらに試
験数判定，回路ＴＤを構成するＣ７のＳＮ７４ＯＯの
１４ピンと集積回路１Ｃ１０ｆ）ＳＮ７４ｌ４５の１６
ピンにそれぞれ接続されている。

そして、ゲート端子ＴＰｌ，ＴＰ２，ＴＰ３は集積回路
１Ｃ５のＳＮ７４ＯＯの８ピン、１１ピンおよび集積回
路４ＩＣ６のＳＮ７４ＯＯの６ピンにそれぞれ接続さ
れ、基準パルス発生回路ＰＧからの０．１秒のパルスが
印加する入力端子１Ｎおよびその出力端子０ＵＴは集積
回路１Ｃ６のＳＮ７４ＯＯの１２，１３ピンおよび１１
ピンにそれぞれ接続されている。試験数判定回路ＴＤを
構成する集積回路１Ｃ７のＳＮ７４ＯＯの６ピンと９ピ
ンは共通に接続され、その接続点は抵抗Ｒ４を介してＮ
ＰＮ形トランジスタＱ１のベースに接続され、トランジ
スタＱ１のコレクタはダイオードＤ２を並列接続したア
ラームリレーＡＬＲを介して２４Ｖの電源Ｖｓに接続さ
れ、エミツタは接地されている。

ＢＺはブザーで、一端は２４の電源Ｖｓに接続され、他
端はアラームスイツチＡＳとアラームリレーＡＬＲの常
開接点Ａｌｌを直列に介して接地されている。ＡＬＭは
アラームランプで、一端は２４の電源ｓに接続され、他
端はアラームリレーＡＬＲの常開接点Ａｌ２を介して接
地されている。また、集積回路１Ｃ７のＳＮ７４ＯＯの
１２ピンと１３ピンは共通に接続され、その接続点は前
記集積回路１Ｃ９のＳＮ７４９Ｏの２，３ピンに接続さ
れると共に、可動子を接地したノンロツキングのリセツ
トスイツチＲＳの接点に接続され、この接点は抵抗Ｒ５
を介して（１）５Ｖの電源ＣＯに接続されている。ここ
で、このリセツトスイツチＲＳは開放で各回路をそれぞ
れりセツトするように構成されている。

また、試験数判定回路ＴＤを構成する集積回路１Ｃ１０
ｆ）ＳＮ７４ｌ４５の３ピン、４ピン、５ピンはそれぞ
れ抵抗Ｒ６，Ｒ７，Ｒ８を介して（ト）５Ｖの電源Ｖｃ
ｅに接続されている。このように構成された回路におい
て、パルス整形と制御信号の送出および到来した課金パ
ルスが設定した試験数と一致したとき可視可聴の警報を
発する動作については第２図と全く変わらないため、こ
こでの説明を省略する。

第４図は第２図の実施例における計数および表示に係わ
る部分を集積回路で構成した一実施例を示す結線図で、
第２図に示す表示回路部の１回路分を示す。

第４図において第２図と同一符号のものは相当部分を示
し、ＩＣｌｌ，ＩＣｌ２・・・ＩＣ２３は集積回路で、
このうち集積回路１Ｃ１１〜ＩＣｌ５は応答時からの課
金パルス信号のパルス周期を計数する計数部ＣＯＵＮＴ
を構成し、また集積回路ＩＣｌ６〜ＩＣ２３は応答時か
らの課金パルス信号のパルス周期を表示する表示部１Ｎ
Ｄを構成している。そして、計数部ＣＯＵＮＴを構成す
る集積回路１Ｃ１１のＳＮ７４ＯＯの１ピンは０．１秒
の基準パルスが印加されるパルス端子Ｐに接続され、２
ピンはゲート端子ＴＰｌに接続されている。また（１）
５の電源。ｏ端子はコンデンサＣ４を介して地気端子Ｇ
に接続されると共に、集積回路１Ｃ１１のＳＮ７４ＯＯ
の１４ピンと集積回路１Ｃ１２〜ＩＣｌ５のＳＮ７４９
Ｏの各５ピンおよび表示部ＩＮＤを構成する集積回路１
Ｃ１６〜ＩＣｌ９のＳＮ７４４７の各１６ピン、ＩＣ２
Ｏ−１Ｃ２３のＴＬＧ３Ｏ３の各５，１０ピンにそれぞ
れ接続されている。また、表示部１ＮＤを構成する集積
回路１Ｃ１６のＳＮ７４４７の９，１０，１１，１２，
１３，１４，１５ピンはそれぞれ抵抗Ｒ９〜Ｒｌ５を介
して集積回路１Ｃ２０ｆ）ＴＬＧ３Ｏ３の３，４，６，
９，１，８，２ピンに接続され、集積回路１Ｃ２１およ
びＩＣ２３のＴＬＧ３Ｏ３の各７ピンはそれぞれ抵抗Ｒ
ｌ６およびＲｌ７を介して接地されている。なお、秒の
位、１０秒の位、分の位の表示部ＩＮＤを構成する集積
回路１Ｃ１７〜ＩＣｌ９のＳＮ７４４７の各ピンとこれ
らにそれぞれ対応する集積回路１Ｃ２１〜１Ｃ２３のＴ
ＬＧ３Ｏ３の各ピンとの接続は０．１秒の位の集積回路
１Ｃ１６のＳＮ７４４７とこれに対応する集積回路１Ｃ
２０のＴＬＧ３Ｏ３の各ピンの結線と同じであり、また
、秒の位、１０秒の位、分の位の計数部ＣＯＵＮＴを構
成する集積回路１Ｃ１３〜ＩＣｌ５のＳＮ７４９Ｏの各
ピンと上記表示部１ＮＤを構成する集積回路ＩＣｌ７〜
ＩＣｌ９のＳＮ７４４７の各ピンとの接続は０．１秒の
位の集積回路１Ｃ１２のＳＮ７４９Ｏとこれに対応する
集積回路１Ｃ１６のＳＮ７４４７の各ピンの結線と同じ
である。このように構成された計数および表示部におい
て、ゲート端子ＴＰｌに印加されるゲート信号によつて
応答時からの課金パルス信号のパルス周期を計数部ＣＯ
ＵＮＴで計数すると共に表示部１ＮＤに表示する。

第５図は第２図の実施例における試験回数選択回路ＴＳ
の一実施例の具体的構成を示す回路図である。

第５図において第１図および第２図と同一符号のものは
相当部分を示し、２４の電源ｓの正極側に一端を接続し
たリレーＡの他端はノンロツキングの押ボタンスイツチ
ＡＫ（ｆ１テスト選択ボタン）およびこのスイツチＡＫ
に並列接続したリレーＡの常開接点ａ１とノンロツキン
グの押ボタンスイツチＢＫ（煮２テスト選択ボタン）お
よびＣＫ（煮３テスト選択ボタン）を直列に介して接地
されている。また、一端を２４の電源Ｖｓの正極側に接
続したリレーＢの他端は押ボタンスイツチＢＫとＣＫを
直列に介して接地され、また、一端を２４Ｖの電源Ｖｓ
の正極側に接続したリレーＣの他端は押ボタンスイツチ
ＣＫを介して接地されている。そして、リレーＢの他端
はリレーＢの切替接点ｂ１の常開側、リレーＣの切替接
点Ｃ２の常閉側、リレ＝Ｂの切替接点Ｂ２の常開側およ
びリレーＡの常閉接点Ａ２を直列に介して接地され、ま
た、リレーＣの他端はその常開接点Ｃ１、切替接点ｂ１
の常閉側、切替接点Ｂ２の常閉側および常閉接点Ａ３を
直列に介して接地されている。一方、リレーＡ，Ｂ，Ｃ
の常開接点Ａ３，ｂ３，Ｃ３の一端は共通接続されて第
３図に示す試験数判定回路ＴＤを構成する集積回路１Ｃ
７のＳＮ７４ＯＯの４ピンに接続され、他端は集積回路
ＩＣｌＯｆ）ＳＮ７４ｌ４５の３，４，５ピンにそれぞ
れ接続されている。

また、一端を２４の電源ｓの正極側に接続した煮１〜煮
３の表示ランプＡＬ，ＢＬ，ＣＬの他端はそれぞれリレ
ーＡ，Ｂ，Ｃの常開接点Ａ４，ｂ４，ｃ４を介して接地
されている。このように構成された回路において、まず
、押ボタンスイツチＡＫを押圧すると、リレーＡが動作
し、その常開接点ａ１の閉成によりリレーＡは自己保持
する。

これと同時にリレーＡの常開接点Ａ４の閉成によりＲ。
．ｌ表示ランプＡＬが点灯する。つぎに、押ボタンスイ
ツチＢＫを押圧すると、リレーＢが動作し、その接点Ｂ
ｌ，ｂ２の切替わりにより、接点ｂ１一接点Ｃ２一接点
Ｂ２一接点Ａ２−接地の経路を通してリレーＢは自己保
持する。これと同時にリレーＢの常開接点Ｂ４の閉成に
より▲２表示ランプＢＬが点灯する。また、押ボタンス
イツチＣＫを押圧すると、リレーＣが動作し、その接点
Ｃ１の閉成および接点Ｃ２の切替わりにより、接点Ｃ１
一接点ｂ１一接点Ｂ２一接点Ａ２−接地の経路を通して
リレーＣは自己保持する。これと同時にリレーＣの常開
接点Ｃ４の閉成により▲３表示ランプＣＬが点灯する。
かくして押ボタンスイツチの操作により試験回数を任意
に選択することができる。第６図は本発明に用いる電源
の一実施例を示す回路図である。

図において、ＴはＡＣｌＯＯＶの入力電圧を降圧する変
圧器、ＲＥＣは変圧器Ｔの２次側に得られた交流電圧を
全波整流する整流器、Ｃ５は平滑用コンデンサ、Ｒｌ８
は過電流検出用抵抗、Ｑ２は整流回路と出力端子との間
に直列に接続された電源トランジスタ、Ｑ３は制御トラ
ンジスタ、Ｃ６，Ｃ７，Ｃ８，Ｃ９はコンデンサ、ＳＰ
は出力電圧をツエナーダイオードなどによつて設定され
た基準電圧と比較し出力端子に現われる電圧を所要の電
圧に安定化する安定化部である。このように構成された
電源回路において、ＡＣｌＯＯの入力電圧は変圧器Ｔに
よつて１０Ｖに降圧され、その１０の交流電圧は整流器
ＲＢＣおよびコンデンサＣ５によつて整流平滑され、そ
の出力は予め設定された基準電圧と比較され、出力端子
には所要の電圧５Ｖの安定化された直流電圧が得られる
。そして、この直流５の電源電圧は電源。８として各部
に供給される。

以上の説明から明らかなように、本発明によれば、従来
のような人為的な手動操作に頼る必要がなくなるため、
それにもとづくあらゆる不便さを解決することができる
と共に、課金パルスの正確な試験を行なうことができ、
かつ距離によつて時間が決められている発生パルスのメ
ーク時間とブレーク時間の和をデイジタル表示し、直読
することができるので、実用上の効果は極めて大である
。

また、特に市内系の課金パルス試験をするに１回線当り
約１０分間の時間を要する従来装置に比して、本発明に
よれば、大幅に試験時間を短縮することができ、また試
験完了通知をブザーなどの可聴音により感知することが
できるので、その時間帯に別の作業を行なうことができ
ると共に、従来のこの種の装置に比して正確な課金パル
ス試験を行なうことができ、大幅な作業能率向上と身体
の疲労防止という点において極めて有効である。さらに
、１帯域から１４帯域までの課金信号のパルス周期の良
否を確認することができ、かつその他パルス周期の確認
ができるとともにパルス時間を表示保留することができ
るという利点を有する。以上のように、本発明によれば
、従来のこの種の装置に比して多大の効果があり、課金
パルス試験装置としては独自のものである。

【図面の簡単な説明】

第１図は本発明による課金パルス試験装置の一実施例の
構造を示す正面図、第２図は本発明の一実施例の基本的
構成を示すプロツク図、第３図は第２図の実施例におけ
るパルス整形、制御信号および試験数判定に係わる部分
の接続を示す結線図、第４図は第２図の実施例における
計数および表示に係わる部分の接続を示す結線図、第５
図は第２図の実施例における試験回数選択に係わる部分
の一実施例の具体的構成を示す回路図、第６図は本発明
に用いる電源回路の一実施例を示す回路図、第７図は第
２図の実施例の動作説明に供するタイムチヤートである
。ＰＯ・・・・・・パルス整形回路、ＣＯ・・・・・・制
御信号出力回路、ＩＮＤｌ〜ＩＮＤ３・・・・・・表示
回路、ＴＤ・・・・・・試験数判定回路、ＰＧ・・・・
・・基準パルス発生回路、ＴＳ・・・・・・試験回数選
択回路。

Claims

【特許請求の範囲】

１到来する課金パルス信号に対応するパルスを一定幅
のパルスに整形するパルス整形部と、水晶発振器からの
周波数を分周して基準パルスを発生する基準パルス発生
部と、到来した課金パルス信号と設定した試験パルス数
との一致を判定する試験数判定部と、前記課金パルス信
号に対応するパルス周期を計数する機能とパルス周期を
表示保留する機能を有する複数の表示部と、前記パルス
整形部の出力と前記基準パルス発生部の出力を入力とし
前記試験数判定部の選択動作および前記表示部の計数表
示を制御するための制御信号を送出する制御信号出力部
と、出力によつて前記試験数判定部を制御する試験回数
選択回路と、試験完了により可聴音を送出する手段と、
試験完了時に前記試験数判定回路と表示部および制御信
号出力部をリセットする手段とを備え、距離によつて時
間が決められている発生パルスのメーク時間とブレーク
時間との和をディジタル表示し直読し得るようにしたこ
とを特徴とする課金パルス試験装置。