JPS592412A - Current mirror circuit - Google Patents

Current mirror circuit

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JPS592412A
JPS592412A JP57111352A JP11135282A JPS592412A JP S592412 A JPS592412 A JP S592412A JP 57111352 A JP57111352 A JP 57111352A JP 11135282 A JP11135282 A JP 11135282A JP S592412 A JPS592412 A JP S592412A
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JP
Japan
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transistor
current
transistors
output
current mirror
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JP57111352A
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JPS634962B2 (en
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Shigeki Morizaki
森崎 茂樹
Isamu Ueki
植木 勇
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NEC Corp
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NEC Corp
Nippon Electric Co Ltd
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Abstract

PURPOSE:To decrease the error of mirror ratio, by the constitution provided with a multi-emitter transistor(TR). CONSTITUTION:The multi-emitter transistor TRM is turned on by flowing a base current from a current source 1, and then a base current flows to TRs TR1- TR6, which are turned on. In selecting a currnt amplification factor hfe of the TRM to a large value in this case, an input current I1 does not flow to the base of the TRs TR1-TR6, and the ratio of the input current I1 and output currents I2, I3, that is, the mirror ratio is kept surely. Since the emitter-collector voltage of the output TR3 is kept smaller with the TR6, the error of the mirror ratio due to the early voltage of the output TR3 is kept smaller.

Description

【発明の詳細な説明】 本発明は、電子回路における電流結合回路に用いられる
カレントミラー回路に関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a current mirror circuit used in a current coupling circuit in an electronic circuit.

従来の一般のカレントミラー回路は、第1図の様に構成
される。第1図の回路にかいて、入力測定電流源1を流
れる電流11と出力側負荷2を流れる電流工2との比即
ちカレントミラー比はIz/I+で表わされる。この際
、電流工2は、トランジスタTr1.Trzに同じ特性
のトランジスタを用いた場合には次式の様になる。
A conventional general current mirror circuit is constructed as shown in FIG. In the circuit shown in FIG. 1, the ratio between the current 11 flowing through the input measuring current source 1 and the current flowing through the output load 2, that is, the current mirror ratio, is expressed as Iz/I+. At this time, the current engineer 2 connects the transistor Tr1. When transistors with the same characteristics are used for Trz, the following equation is obtained.

h=I+  (出力側トランジスタTr2のペース電流
)×2 この為に、電流I+ 、 Itの差はペース電流(IB
)の2倍となシ、カレントミラー比は1にはならないと
いう欠点があった。これを改善したのが、第2図に示す
構成のカレントミラー回路である。第2図の回路におい
ては、同じ特性のトランジスタを用いた場合、入力測定
電流源lを流れる電流11と出力側負荷2を流れる電流
工2の差は2より/hfe(ただしh(6;電流増幅率
)になる為、第1図のカレントミラー回路よりもミラー
比の誤差が改善されているが、出力側トランジスタのア
ーリー電圧によるコレクタ電流の誤差(V(J/Vム)
Ib(ただしvA;出力トランジスタのアーリー電圧+
 VCIL :出力トランジスタのエミッタ、コレクタ
間電圧)が大きいという欠点があった。さらに第3図に
示す従来例のカレントミラー回路は、ミラー比の誤差の
改善の為に、ペース電流に対する補償と、アーリー電圧
に対する補償が施されているが、カレントミラー出力と
して1出力しかないという欠点があった。
h=I+ (Pace current of output side transistor Tr2)×2 Therefore, the difference between the currents I+ and It is the pace current (IB
), the current mirror ratio is not equal to 1. A current mirror circuit having the configuration shown in FIG. 2 has improved this problem. In the circuit shown in Fig. 2, when transistors with the same characteristics are used, the difference between the current 11 flowing through the input measurement current source 1 and the current 2 flowing through the output side load 2 is 2/hfe (where h(6; current The error in the mirror ratio is improved compared to the current mirror circuit shown in Figure 1 because of the amplification factor), but the error in the collector current due to the early voltage of the output transistor (V (J/V)
Ib (however, vA; early voltage of output transistor +
There was a drawback that VCIL (voltage between the emitter and collector of the output transistor) was large. Furthermore, the conventional current mirror circuit shown in Figure 3 is compensated for pace current and early voltage in order to improve mirror ratio errors, but it only has one current mirror output. There were drawbacks.

本発明は、ベースどうし接続された入力側及びN個の出
力側トランジスタを有するカレントミラー回路において
、該入力側トランジスタのコレクタに第1のトランジス
タのエミッタを接続し、N個の出力側トランジスタのそ
れぞれのコレクタにN個のトランジスタのエミッタをそ
れぞれ接続し、該第1並びに該N個のトランジスタのペ
ースヲg1の接続点で接続すると共に該入力側トランジ
スタのペースと該N個の出力側トランジスタのベースと
を第2の接続点で接続し、該第1.第2の接続点と該第
1のトランジスタのコレクタとの間に該第1並びに該N
個のトランジスタのペース電流。
The present invention provides a current mirror circuit having an input transistor and N output transistors whose bases are connected to each other, in which the emitter of a first transistor is connected to the collector of the input transistor, and each of the N output transistors is connected to the collector of the input transistor. The emitters of the N transistors are connected to the collectors of the transistors, and the emitters of the N transistors are connected at the connection point of the first and N transistors at the connection point of g1, and the input transistor's pace and the N output transistor's bases are connected to each other. are connected at the second connection point, and the first . between the second connection point and the collector of the first transistor;
Pace current of transistors.

並びに該入力側と該N個の出力側トランジスタのペース
電流を流すマルチエミッタのトランジスタを、該第2の
接続点にはダイオードをはさんで、接続する構成にする
ことにより、多出力で、ミラー比の誤差を小さくできる
ようにしたカレントミラー回路を提供するものである。
In addition, by configuring a configuration in which a multi-emitter transistor that flows a pace current between the input side and the N output side transistors is connected with a diode sandwiched between the second connection point, a multi-output mirror can be formed. The present invention provides a current mirror circuit that can reduce ratio errors.

以下、本発明を、図面に示す実施例について説明する。The present invention will be described below with reference to embodiments shown in the drawings.

第4図は、本発明の一実施例を示す回路図である。入力
側トランジスタTr1 +出力側トランジスタTr2 
、 Traと、入力側トランジスタと出力側トランジス
タのそれぞれのコレクタに接続されるトランジスタTr
4 + Trs + Trsと、Tr4 + Tr5 
FIG. 4 is a circuit diagram showing one embodiment of the present invention. Input side transistor Tr1 + output side transistor Tr2
, Tra, and a transistor Tr connected to the collector of each of the input side transistor and the output side transistor.
4 + Trs + Trs and Tr4 + Tr5
.

Trs並びにTrx + Tr2+ Traにペース電
流を供給するマルチエミッタのトランジスタTryと、
Truの1つのエミッタとトランジスタTri + T
r2+Tr3ノヘースとの間に接続されるダイオードD
iと、トランジスタTrx 、 Trz 、 Traの
それぞれのエミッタに接続される抵抗R+ 、 R2,
Rsとを含む2出力のカレントミラー回路を構成してい
る。
a multi-emitter transistor Try that supplies pace current to Trs and Trx + Tr2+ Tra;
One emitter of Tru and transistor Tri + T
Diode D connected between r2 + Tr3
i, and resistors R+, R2, connected to the respective emitters of the transistors Trx, Trz, and Tra.
It constitutes a two-output current mirror circuit including Rs.

トランジスタTryは、ペース電流によるミラー比の誤
差を補償する為のトランジスタである。各トランジスタ
の特性が同じである場合の入力電流工1と出力電流工2
の差は次式の様になる。
The transistor Try is a transistor for compensating for errors in mirror ratio due to pace current. Input current factor 1 and output current factor 2 when the characteristics of each transistor are the same
The difference is as shown in the following formula.

従って、ペース電流によるミラー比の誤差は改善されて
いる。トランジスタTrxとTrz 、 Traは、そ
れぞれ入力電流と出力電流を供給している。トランジス
タTrs + Trsは、トランジスタTrz、Tra
のエミッタ、コレクタ間電圧を小さくして、ミラー比の
誤差に対するアーリー電圧の影響を小さくしている。ト
ランジスタTr4 bよびダイオードDiは、トランジ
スタTr1+ Trz 、 Trsが飽和するのを防い
でいる。抵抗R+ 、 R2、Rsは、トランジスタT
r1. Trz + TraのVB(Dばらつきニヨる
カレントミラーのミラー比の誤差の影響を小さくしてい
る。
Therefore, the error in mirror ratio due to pace current is improved. Transistors Trx, Trz, and Tra supply input current and output current, respectively. Transistor Trs + Trs is transistor Trz, Tra
The emitter-collector voltage is reduced to reduce the influence of the Early voltage on mirror ratio errors. The transistor Tr4b and the diode Di prevent the transistors Tr1+Trz and Trs from becoming saturated. Resistors R+, R2, Rs are transistors T
r1. The influence of the error in the mirror ratio of the current mirror caused by the VB (D variation) of Trz + Tra is reduced.

第4図において、トランジスタTrMは電流源1によル
ペース電流が流れてオンとなり、トランジスタTrMの
オンにより、トランジスタTrt + Trz。
In FIG. 4, the transistor TrM is turned on by the current flowing through the current source 1, and by turning on the transistor TrM, the transistor Trt + Trz.

Tr3+ Tra 、 Trs 、 Trsもペース電
流が流れてオンとなる。この際に、トランジスタTry
のhfeを大きく選んでおけば、入力電流■1がトラン
ジスタTrx + Trz、 Trs + Tr4+ 
Trs + Treのペースに流れ込むことはなく、入
力電流工1と出力電流I2 。
Pace current also flows through Tr3+ Tra, Trs, and Trs, and they are turned on. At this time, the transistor Try
If hfe of is selected to be large, the input current ■1 becomes
It does not flow into the pace of Trs + Tre, input current 1 and output current I2.

Isの比即ちミラー比を確実に保持することができる。The ratio of Is, that is, the mirror ratio, can be maintained reliably.

また、出力トランジスタTr3のエミッタ、コレクタ間
電圧は、トランジスタTr6によシ小さく保たれるので
、出力トランジスタのアーリー電圧によるミラー比の誤
差は小さく保たれている。
Further, since the emitter-collector voltage of the output transistor Tr3 is kept small by the transistor Tr6, the error in the mirror ratio due to the early voltage of the output transistor is kept small.

第5図は、本発明のカレントミラーの第2の実施例の回
路図である。同図で、第4図と同一構成部分には同一符
号を付けである。この第2の実施例は、出力側トランジ
スタとして2N個のトランジスタTr21 + ”’ 
”’ HTr2N HTr51 * ”’ ”’ + 
Tr5Nを接続して、N個の出力を持つカレントミラー
を構成している。動作及び構成は、第1実施例と同じで
ある。
FIG. 5 is a circuit diagram of a second embodiment of the current mirror of the present invention. In this figure, the same components as in FIG. 4 are given the same reference numerals. In this second embodiment, 2N transistors Tr21 + "'
”' HTr2N HTr51 * ”'”' +
A current mirror having N outputs is configured by connecting Tr5N. The operation and configuration are the same as in the first embodiment.

尚、上記実施例では、使用トランジスタと【−てNPN
形トランジスタを用いているが、PNP形トランジスタ
を用いても同様の効果を得ることができるのは勿論であ
る。
In the above embodiment, the transistor used is [-NPN
Although a type transistor is used in this embodiment, it is of course possible to obtain the same effect by using a PNP type transistor.

本発明は以上説明したように、ベースどうし接続された
入力側及びN個の出力側トランジスタを有するカレント
ミラー回路において、前記入力側トランジスタのコレク
タに第1のトランジスタのエミッタを接続し、前記N個
の出力側トランジスタのそれぞれのコレクタにN個のト
ランジスタのエミッタをそれぞれ接続し、前記第1並び
に前記N個のトランジスタのベースを第1の接続点で接
続すると共に1前記入力側トランジスタのベースと前記
N個の出力側トランジスタのベースとを第2の接続点で
接続し、前記第1.第2の接続点と前記第1のトランジ
スタのコレクタとの間に前記第1並びに前記N個のトラ
ンジスタのベース電流。
As explained above, in a current mirror circuit having N transistors on the input side and N output transistors whose bases are connected to each other, the emitter of the first transistor is connected to the collector of the transistor on the input side, and the emitter of the first transistor is connected to the collector of the transistor on the input side. The emitters of the N transistors are connected to the respective collectors of the output transistors of the transistors, and the bases of the first and N transistors are connected at a first connection point, and the base of the input transistor and the The bases of the N output side transistors are connected at a second connection point, and the first... Base current of the first and N transistors between a second connection point and the collector of the first transistor.

並びに前記入力側および前記N個の出力側トランジスタ
のベース電流を流すマルチエミッタのトランジスタを、
前記第2の接続点にはダイオードをはさんで、接続する
仁とによシ、多出力でミラー比の誤差が小さいカレント
ミラー回路を実現できる。
and a multi-emitter transistor through which base currents of the input side and N output side transistors flow,
By inserting a diode at the second connection point, a current mirror circuit with multiple outputs and a small mirror ratio error can be realized, depending on the connections.

【図面の簡単な説明】[Brief explanation of drawings]

第1図、第2図、第3図はそれぞれ従来のカレントミラ
ー回路を示す図、第4図は本発明の力1/ントミラー回
路の一実施例を示す回路図、第5図は本発明のカレント
ミラー回路の他の実施例を示す回路図である。 Trl・・・入力側トランジスタ、 Tr2’rr31’l’r21〜Tr2N−出力側トラ
ンジスタ、TrM・・・マルチエミッタトランジスタ、
Tr4.Trs+Tr6+Trst 〜TrsN−= 
ト”fiンジスタ、R+ 、 R2、R3、Rt+ −
R2H−抵抗、Di・・・ダイオード、   1・・・
定電流源、2〜N+1・・・負荷。 代理人 弁理士 染 川 利 吉 第1図 Ve 第2図 第3図 第4図 −Vs 第5図 VB
1, 2, and 3 are diagrams showing conventional current mirror circuits, FIG. 4 is a circuit diagram showing an embodiment of the power 1/current mirror circuit of the present invention, and FIG. 5 is a circuit diagram showing an embodiment of the power 1/current mirror circuit of the present invention. FIG. 7 is a circuit diagram showing another example of the current mirror circuit. Trl...input side transistor, Tr2'rr31'l'r21~Tr2N-output side transistor, TrM...multi-emitter transistor,
Tr4. Trs+Tr6+Trst ~TrsN-=
fin register, R+, R2, R3, Rt+ -
R2H-resistance, Di...diode, 1...
Constant current source, 2~N+1...Load. Agent Patent Attorney Toshiyoshi Somekawa Figure 1 Ve Figure 2 Figure 3 Figure 4-Vs Figure 5 VB

Claims (1)

【特許請求の範囲】[Claims] ペースどうし接続された入力側及びN個の出力側トラン
ジスタを有するカレントミラー回路において、該入力側
トランジスタのコレクタに第1のトランジスタのエミッ
タを接続し、N個の出力側トランジスタのそれぞれのコ
レクタにN個のトランジスタのエミッタをそれぞれ接続
し、該第1並びに該N個のトランジスタのペースを第1
の接続点で接続すると共に該入力側トランジスタのベー
スと該N個の出力側トランジスタのベースとを第2の接
続点で接続し、該第1.第2の接続点と該第1のトラン
ジスタのコレクタとの間に該第1並びに該N個のトラン
ジスタのベース電流並びに該入力側と該N個の出力側ト
ランジスタのペース電流を流すマルチエミッタのトラン
ジスタを、該第2の接続点にはダイオードをはさ゛んで
、接続してなることを特徴とするカレントミラー回路。
In a current mirror circuit having input and N output transistors connected to each other, the emitter of the first transistor is connected to the collector of the input transistor, and the N transistor is connected to the collector of each of the N output transistors. The emitters of N transistors are connected to each other, and the first and N transistors are connected to each other.
, and the base of the input transistor and the base of the N output transistors are connected at a second connection point, and the first . a multi-emitter transistor that causes base currents of the first and N transistors and pace currents of the input side and N output side transistors to flow between a second connection point and the collector of the first transistor; A current mirror circuit comprising: a diode connected to the second connection point.
JP57111352A 1982-06-28 1982-06-28 Current mirror circuit Granted JPS592412A (en)

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JPS634962B2 JPS634962B2 (en) 1988-02-01

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0928885A2 (en) 1998-01-07 1999-07-14 Scambia Industrial Developments Aktiengesellschaft Exhaust gas device for an internal combustion engine and process for making such a device
JP2011135198A (en) * 2009-12-22 2011-07-07 Kyodo Denshi Engineering Co Ltd Current/voltage conversion combining output device

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Publication number Priority date Publication date Assignee Title
EP0928885A2 (en) 1998-01-07 1999-07-14 Scambia Industrial Developments Aktiengesellschaft Exhaust gas device for an internal combustion engine and process for making such a device
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