JPS5923118B2 - 半導体歪ゲ−ジ - Google Patents

Description

【発明の詳細な説明】 本発明は、半導体歪ゲージ、特に、半導体単結晶よりな
るダイアフラム面上に歪ゲージ素子を配置した半導体歪
ゲージに関するものである。

半導体単結晶、例えば、シリコン単結晶を用いたシリコ
ンダイアフラムを用いた半導体歪ゲージは、シリコン単
結晶自体を固定部と起歪部とを有する夕゛イアフラムと
して、その上に複数個の歪ゲージ素子を拡散により形成
して、これら複数個の歪ゲージ素子をホイートストンブ
リツジ配線したもので、これによつてダイアフラム面内
に生ずる歪を効果的に電気信号に変換することができ、
種種な原因につつて生じる機械的な力または流体圧力等
の歪に変換される物理量を電気信号に変換する。第１図
は、従来の半導体歪ゲージにおける歪ゲージ素子の配置
例を示すもので、（１００）面方位を有するシリコンダ
イアフラム１の面上の中心を通るく１１０〉軸に対称に
この軸と並行に配置された各一対のゲージ素子、すなわ
ち、半径方向歪ゲージ素子、２，３，４，５及び、〈１
１０〉軸に対称でこの軸に直交する軸に並行に配置され
た各一対のゲージ素子、すなわち、接線方向歪ゲージ素
子６，７，８，９によつて構成されている。

これらの半径方向歪ゲージ素子２，３，４，５および接
線方向歪ゲージ素子６，７，８，９はシリコンダイアフ
ラム１の面上に拡散によつて形成され、ゲージ素子２と
６，３と７，４と８，５と９の各々の組合せで特性上特
価な４個のフルブリツジを構成する。このような構造に
おける大きな特色は半径方向歪ゲージ素子２（又は、３
，４，５）と接線方向歪ゲージ素子６（又は、７，８，
９）を共にシリコンダイアフラム１の端部近傍に配置し
、しかもシリコンダイアフラム１の中心から等距離ＲＯ
）位置に形成されている点である。このような歪ゲージ
の配置をとる従来の歪ゲージにおいては、かなり大きな
ブリツジ出力が得られ、常温においては圧カーブリツジ
出力間に生ずる非直線誤差が小さいことが実験によつて
確認されている。しかし、半導体歪ゲージは一般の半導
体応用素子と同様に周囲の温度によつて極めて大きな影
響を受けることは免れ得ない。温度の影響のうち、ブリ
ツジ出力の温度による変化分は外部回路を設けることに
よつて電気的に補償可能であるため、これまでにも憧々
の補償回路が提案又は実施されている。ところが、周囲
温度の影響は出力のみならず非直線誤差にも影響を与え
、その変化量はこのような従来の半導体歪ゲージにおい
ては極めて大きいことが実験によつて確認された。本発
明は、許容温度範囲の広いこの種半導体歪ゲージを提供
することを目的とするもので、半導体単結晶よりなる夕
゛イアフラム面上に配置され、このダイアフラム面上に
作用する半径方向応力と電流方向とが平行な少なくとも
一対の半径方向歪ゲージ素子と、ダイアフラム面上に作
用する接線方向応力と電流方向とが平行な少なくとも一
対の接線方向歪ゲージ素子とを有する半導体歪ゲージに
おいて、ダイアフラム面が（１１０）面方位を有し、半
径方向歪ゲージ素子がダイアフラムの中心を通る〈１１
０〉軸に対称かつ並行に配置され、接線方向歪ゲージ素
子がダイアフラムの中心を通るく１００〉軸に対称かつ
直角に配置され、半径方向歪ゲージ素子と接線方向歪ゲ
ージ素子のダイアフラム中心からの距離が異なることを
特徴とするものである。本発明は、本発明者等による従
来のこの種半導体歪ゲージの検討結果に基づいてなされ
たものである。

一般に、シリコンダイアフラム面上に複数個のピエゾ抵
抗歪ゲージ素子を配置した半導体歪ゲージにおいては、
有効なプリツジ出力を得るために半径方向歪ゲージ素子
と接線方向歪ゲージ素子の２種類の歪ゲージ素子を用い
るのが普通であるが、この方法においては非直線誤差は
本質的に温度影響を受ける。

したがつてかかる影響をできる限り小さくするように歪
ゲージ素子の配置を考慮することが必要となる。しかし
、従来の配置においてはこの点に関する考慮が全くなさ
れていなかつたことは理論的検討によつても明らかであ
る。一方、従来の半導体歪ゲージにおいては、同一ロツ
ド間の特性のばらつきが極めて大きいことが実験によつ
て確認された。この原因も、従来例の特徴とする半径方
向歪ゲージ素子と接線方向歪ゲージ素子をシリコンダイ
アフラムの中心から等距離ｒの位置に配置している点に
あることがわかつた。シリコンダイアフラムは、シリコ
ン単結晶ウエハの片面上に歪ゲージ素子を拡散等によつ
て形成し、この素子が形成されている面と反対側の面に
は凹形の穴を形成し、シリコン単結晶自体をダイアフラ
ムとするものである。したがつて裏側の凹形穴と表側の
歪ゲージ素子の相対関係はシリコンダイアフラムの製作
時に多少の誤差を生じることは免れ得ない。この問題点
に対して、従来とられていた対策は、特性上等価な４種
類のブリツジを同時にシリコンダイアフラム上に形成し
良好な特性のものを選択使用するものであつた。しかし
、このような製作誤差によつて生じる特性のばらつきを
できる限り小さくするようにあらかじめ歪ゲージ素子の
配置を考慮することが肝要であつて、従来例の用いてい
る対策は不十分であつた。第２図および第３図は、それ
ぞれ、従来例で用いられていた面方位１００及び本発明
で用いた面方位１１０におけるｐ形シリコンのピエゾ抵
抗係数と結晶軸方位との関係を示すものである。図中の
π′，π、はそれぞれ縦方向ピエゾ抵抗係数（電流と応
力の方向が平行な場合の係数）および、横方向ピエゾ抵
抗係数（電流と応力の方向が直交する場合の係数）を示
している。シリコンダイアフラム面上に形成された歪ゲ
ージ素子の抵抗変化ΔＲ／Ｒは素子に流れる電流に並行
な応力σ′および電流に直交する応力σ１によつて近似
的には次表で表わすことができる。

ΔＲ／Ｒ＝πＴＯｌ＋π１σ１ ・・・・・・・・
・（１）前述の如く、歪ゲージ素子には半径方向歪ゲー
ジ素子と接線方向歪ゲージ素子の２種類があり、（１）
式のσ／，σ１は半径方向歪ゲージ素子の場合には、そ
れぞれσＲ，σｏで近似でき、接線方向歪ゲージ素子の
場合には、逆にそれぞれσＥ，σ，で近似できる。σ，
，σ８はそれぞれ、半径方向応力、接線方向応力を示す
。本発明者等の検討結果によれば、歪ゲージ素子単体の
非直線誤差およびその温度変化は素子に流れる電流に直
交する応力を加えた場合の方が並行な応力を加えた場合
よりもはるかに大きいことが確認されている。

第４図は、ダイアフラムの受ける応力を示すもので、横
軸には夕゛イアフラムの中心からの距離とシリコンダイ
アフラム半径との比がとつてあり、縦軸には応力がとつ
てある。従つて、横軸の値がＯである点はダイアフラム
の中心を表わし、１なる点が夕゛イアフラムの端部を表
わしている。この図の示す如く、シリコンダイアフラム
の場合、半径方向歪ゲージ素子の非直線誤差が最小とな
るのは接線方向応力σ。が零となる位置、すなわち、第
４図のＡ点であり、逆に、接線方向歪ゲージ素子の非直
線誤差が最小となるのは半径方向応力σ，が零となる位
置、すなわち、第４図のＢ点である。なお、従来例の如
く２種類の歪ゲージ素子をシリコンダイアフラムの中央
から等距離に配置してフルブリツジを構成した場合に、
ブリツジ出力の非直線誤差が最小になる位置が存在しな
いわけではなく、従来例による距離ｒはこのような検討
結果によつて導かれている。

しかしながら、本発明は、従来の半径方向歪ゲージ素子
と接線方向歪ゲージ素子は歪ゲージ素子製作時の初期抵
抗値のばらつきをさけるため、なるべく近接して配置す
るという前提のもとに配置されていたのを無視し、２種
類の歪ゲージ素子のシリコンダイアフラム上の相対的位
置関係を変化させた場合のブリツジ出力の非直線誤差を
検討した結果、従来例のように１００面方位のシリコン
ダイアフラム上の〈１１０〉軸に沿つて半径方向歪ゲー
ジ素子および接線方向歪ゲージ素子を形成した場合にも
シリコンダイアフラムの中心からｒの位置に配置した半
径方向歪ゲージ素子に対して、同じくｒ（７）立置に接
線方向歪ゲージ素子を配置してブリツジを構成し、その
時のブリツジ出力の非直線誤差が最小となるようなｒの
値があることは確認した。

しかし、このように、半径方向歪ゲージと接線方向歪ゲ
ージをいずれも中心からｒの距離に配置する場合には、
非直線誤差の温度変化が極めて大きく、シリコンダイア
フラムの裏側に凹形の穴を形成する際に生じる歪ゲージ
素子の位置ずれに対して極めて敏感であることも確認し
た。

この原因はｒの位置が前述の如く、半径方向歪ゲージ素
子及び接線方向歪ゲージ素子のそれぞれ単位の非直線誤
差が最小となる位置に必ずしもなつておらず、かつ、第
２図に示すように、（１）式のσ１の係数π１がσＺの
係数πＺに対してほぼ同等の値を示しているために半径
方向歪ゲージ素子及び接線方向歪ゲージ素子のそれぞれ
が歪ゲージ素子単体としては大きな負及び正の非直線誤
差を示し、これらの負及び正の非直線誤差がブリツジを
構成することによつて相殺しているためであり、しかも
ｒの位置が第４図におけるシリコンダイアフラムの端部
に近く、位置に対する応力変化が急峻であるために双方
の歪ゲージ素子とも、位置に対する非直線誤差の変化が
急峻となるためであることを確認した。このような検討
結果を基礎として、本発明者等は、２種類の歪ゲージ素
子の位置をそれぞれ独立に変化させ、双方の組合せによ
つて構成されるブリツジの全ての場合、すなわち、双方
の歪ゲージ素子の相対的位置関係が異なる互いに独立な
ブリツジの全てについて、非直線誤差及びその温度影響
を検討する方法によつて得られたのが本発明である。

さらに、本発明は（１）式及び第３図に著目し、歪ゲー
ジ素子を流れる電流に直交する応力σ１の係数、すなわ
ち、横方向ピエゾ抵抗係数π，がほとんど零と考えられ
る結晶軸に沿つて歪ゲージ素子を配置する構成に想到し
たものである。

以下、実施例について説明する。

第５図は一実施例を示すもので、ｎ型シリコン単結晶か
らなり、１００面方位を有するシリコンダイアフラム１
１の面上のダイアフラムの中心を通る〈１００〉軸に対
称かつ並行に配置された各一対の半径方向歪ゲージ素子
２１，３１及びシリコンダイアフラム１１の面上のダイ
アフラムの中心を通るく１００〉軸に対称かつ直角に配
置された各一対の接線方向歪ゲージ素子４１，５１，６
１，７１によつて構成され、これらの歪ゲージ素子は、
例えば、ボロンなどのｐ型不純物の拡散により形成され
ている。

したがつて、各歪ゲージ素子は全て電流の流れる方向を
く１１０〉軸方向としており、第３図によれば、これと
直交する方向の応力の影響は殆んど受けない。かかる半
径方向歪ゲージ素子２１，３１はシリコンダイアフラム
１１の中心に対称にダイアフラム中心から距離ＸＲの位
置に形成され、接線方向歪ゲージ素子４１，５１，６１
，７１はシリコンダイアフラム１１の中心から、それぞ
れ、距離ＸＴｌ，ＸＴ２，ＸＴ３，ＸＴ４（但し、ＸＴ
ｌ〈ＸＴ２くＸＴ３くＸＴ４〈ＸＲ）の位置に同じく拡
散によつて形成される。したがつて、この実施例におい
ても、半径方向歪ゲージ素子２１又は３１と、接線方向
歪ゲージ素子４１，５１，６１，７１を組合せることに
より４種類のフルブリツジを構成するが、第１図に示し
た従来例と異なり、４種類のブリツジは特性上等価でな
い点に特徴があり、これに対して本実施例の効果はこの
４種類のブリツジのうち、特性上最も優秀なものを選択
できる点にある。

すなわち、本実施例は従来の半導体歪ゲージの配置方法
が有している欠点を解消して、非直線誤差及びその温度
影響を小さくすることができる。

すなわち、高精度で使用温度範囲が広い半導体圧力電気
変換器を得ることができ、さらに、シリコンダイアフラ
ムの製作に伴う諸特性のロッド間のばらつきを小さく抑
えることができる。以上の如く、本発明半導体歪ゲージ
は、高精度で使用温度範囲の広い半導体歪ゲージを提供
するもので、工業的効果の大なるものである。

【図面の簡単な説明】

第１図は従来の半導体歪ゲージの歪ゲージ素子の配置図
、第２図は従来の半導体歪ゲージに用いられたシリコン
ダイアフラムにおけるピエゾ抵抗係数の分布図、第３図
は本発明の半導体歪ゲージに用いられるシリコンダイア
フラムにおける抵抗係数の分布図、第４図はダイアフラ
ム上の応力を示す特性図、第５図は本発明の半導体歪ゲ
ージの一実施例の歪ゲージ素子の配置図である。 １１・・・・・・シリコンダイアフラム、２１，３１・
・・・・・半径方向歪ゲージ素子、４１，５１，６１，
７１・・・・・・接線方向歪ゲージ素子。

Claims (1)

1. 【特許請求の範囲】 １ 半導体単結晶よりなるダイアフラム面上に配置され
   、該ダイアフラム面上に作用する半径方向応力と電流方
   向とが平行な少なくとも一対の半径方向歪ゲージ素子と
   、該ダイアフラム面上に作用する接線方向応力と電流方
   向とが平行な少なくとも一対の接線方向歪ゲージ素子と
   を有する半導体歪ゲージにおいて、前記ダイアフラム面
   が１１０面方位を有し、前記半径方向歪ゲージ素子が前
   記ダイアフラムの中心を通る＜１１０＞軸に対称かつ並
   行に配置され、前記接線方向歪ゲージ素子が前記ダイア
   フラムの中心を通る＜１００＞軸に対称かつ直角に配置
   され、前記半径方向歪ゲージ素子と前記接線方向歪ゲー
   ジ素子の前記ダイアフラム中心からの距離が異なること
   を特徴とする半導体歪ゲージ。 ２ 前記半径方向歪ゲージの一対と、前記接線方向歪ゲ
   ージ素子の一対とによりブリッジが構成される特許請求
   の範囲第１項記載の半導体歪ゲージ。 ３ 前記ブリッジを構成する前記半径方向歪ゲージ素子
   と、該半径方向歪ゲージ素子より前記ダイアフラム中心
   に近い位置に配置された前記接線方向歪ゲージ素子とが
   、前記ダイアフラム面上に生する歪に対するブリッジ出
   力信号の非直線誤差の温度影響が実質的に小なるような
   位置に配置されている特許請求の範囲第２項記載の半導
   体歪ゲージ。 ４ 前記半導体がシリコンであり、前記半径方向歪ゲー
   ジ素子と前記接線方向歪ゲージ素子が不純物拡散により
   形成されている特許請求の範囲第１項又は第２項又は第
   ３項記載の半導体歪ゲージ。