JPS59229922A - 半導体スイツチ回路 - Google Patents
半導体スイツチ回路Info
- Publication number
- JPS59229922A JPS59229922A JP10420483A JP10420483A JPS59229922A JP S59229922 A JPS59229922 A JP S59229922A JP 10420483 A JP10420483 A JP 10420483A JP 10420483 A JP10420483 A JP 10420483A JP S59229922 A JPS59229922 A JP S59229922A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor switch
- base
- transistor
- terminal
- switch
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/72—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region
Landscapes
- Thyristor Switches And Gates (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は高速な立ち上がり電圧特性を有する信号をスイ
ッチ制御することのできる半導体スイッチ回路に関する
ものである。
ッチ制御することのできる半導体スイッチ回路に関する
ものである。
（従来技術）
従来の半導体スイッチ回路の一例を第１図に示す。
第１図は高レベルがｖ１ボルト、低レベルが０ボルトで
ある信号源４と負荷５との接続制御をＰＮＰＮ４層構造
の半導体スイッチ１を用いて行なうものである。
ある信号源４と負荷５との接続制御をＰＮＰＮ４層構造
の半導体スイッチ１を用いて行なうものである。
ＰＮＰＮスイッチ１は互いにベースとコレクタを接続し
たＰＮＰ ）ランジスタ１１とＮＰＮ トランジスタ１
２でもって、等測的に表わすことができる。
たＰＮＰ ）ランジスタ１１とＮＰＮ トランジスタ１
２でもって、等測的に表わすことができる。
６．７．８はそれぞれ上記の半導体スイッチ１の第１主
端子、第２主端子及びゲート端子である。
端子、第２主端子及びゲート端子である。
また２は容量性素子、３はＮＰＮ ）ランジスタであっ
て、容量性素子２とトランジスタ３でもっていわゆるａ
ｖ／ａｔ保護回路を構成する。すなわち半導体スイッチ
１の開放時にスイッチの第１主端子（アノード）と第２
主端子（カソード）を順方向にバイアスする急峻な外来
サージ電圧が端子６又は７へ印加されたときにトランジ
スタ１１（つまシ１２ ）のベース・コレクタ接合容量
９を介して誘導電流ｉｊがゲートに流入し、半導体スイ
ッチ１を点弧しようとする。しかし一方、この時容量性
素子２を介してＮＰＮ）ランジスタ３のベースに誘導電
流工１が流入し、電流工ｊをゲートから引き抜いて（別
の言い方をすれば、半導体スイッチェのゲート・カソー
ド間をトランジスタ３でもって短絡することにより）ス
イッチｌが誤点弧するのを防止するのである。
て、容量性素子２とトランジスタ３でもっていわゆるａ
ｖ／ａｔ保護回路を構成する。すなわち半導体スイッチ
１の開放時にスイッチの第１主端子（アノード）と第２
主端子（カソード）を順方向にバイアスする急峻な外来
サージ電圧が端子６又は７へ印加されたときにトランジ
スタ１１（つまシ１２ ）のベース・コレクタ接合容量
９を介して誘導電流ｉｊがゲートに流入し、半導体スイ
ッチ１を点弧しようとする。しかし一方、この時容量性
素子２を介してＮＰＮ）ランジスタ３のベースに誘導電
流工１が流入し、電流工ｊをゲートから引き抜いて（別
の言い方をすれば、半導体スイッチェのゲート・カソー
ド間をトランジスタ３でもって短絡することにより）ス
イッチｌが誤点弧するのを防止するのである。
このように、従来の回路例においてｄ、ｖ／ａｔ回路は
スイッチを安定に開放状態に維持しておくのに有効であ
った。しかし他方では半導体スイッチ開成時にはａｖ／
ａｔ回路のために閉成状態が安定に維持できないことが
あった。つまシ第１図の回路例で、半導体スイッチ閉成
時（このときは図の外部よυオン駆動ゲート電流■６を
流し込んでゲート・カソード間を導通させておく。）に
信号源４の電圧が急峻に立ち上がると容量性素子２を介
してＮＰＮ ）ランジスタ３のベースに誘導電流工１が
流れ込んでトランジスタ３がオンし、半導体スイッチｌ
のゲート・カソード間を短絡させて一時的に半導体スイ
ッチ１がオフ（開放）状態となってしまう。この半導体
スイッチ１のオフ状態は、ＮＰＮ）ランジスタ３の蓄積
時間τだけ継続し、その後は再び半導体スイッチェはオ
ンへ転じる。
スイッチを安定に開放状態に維持しておくのに有効であ
った。しかし他方では半導体スイッチ開成時にはａｖ／
ａｔ回路のために閉成状態が安定に維持できないことが
あった。つまシ第１図の回路例で、半導体スイッチ閉成
時（このときは図の外部よυオン駆動ゲート電流■６を
流し込んでゲート・カソード間を導通させておく。）に
信号源４の電圧が急峻に立ち上がると容量性素子２を介
してＮＰＮ ）ランジスタ３のベースに誘導電流工１が
流れ込んでトランジスタ３がオンし、半導体スイッチｌ
のゲート・カソード間を短絡させて一時的に半導体スイ
ッチ１がオフ（開放）状態となってしまう。この半導体
スイッチ１のオフ状態は、ＮＰＮ）ランジスタ３の蓄積
時間τだけ継続し、その後は再び半導体スイッチェはオ
ンへ転じる。
第３図は上記のスイッチング動作を図示したものである
。第３図において明らかなように、ゲート電流工、が流
入しぞいる期間中、従来の場合には信号源４の立ち上が
シ後、少くとも時間τが経過するまでは破線で示すよう
に負荷の両端には充分な電圧が印加されず、特に信号電
圧のくり返し周波数が高い場合には、負荷の両端電圧は
著しく歪んでしまうことになる。
。第３図において明らかなように、ゲート電流工、が流
入しぞいる期間中、従来の場合には信号源４の立ち上が
シ後、少くとも時間τが経過するまでは破線で示すよう
に負荷の両端には充分な電圧が印加されず、特に信号電
圧のくり返し周波数が高い場合には、負荷の両端電圧は
著しく歪んでしまうことになる。
ただし、第３図においてＶ３は負荷５の直流抵抗力をＲ
Ｌとしたときに、工、・ＲＬに等しく、またｖ２はｖｌ
からスイッチ１のアノード・カンード間導通電圧を減じ
たものに等しい。
Ｌとしたときに、工、・ＲＬに等しく、またｖ２はｖｌ
からスイッチ１のアノード・カンード間導通電圧を減じ
たものに等しい。
（発明の目的）
本発明は上記の欠点を除去するために提案されたもので
、スイッチ閉成時にはａｖ／ａｔ、保護回路が動作しな
いようにした回路を提供することを目的とする。
、スイッチ閉成時にはａｖ／ａｔ、保護回路が動作しな
いようにした回路を提供することを目的とする。
（発明の構成）
上記の目的を達成するため、本発明は第１及び第２の主
端子とゲート端子とを有する４ ）’？ｊ＋構造の半導
体素子の第１及び第２の主端子の夫々を信４」諒及び負
荷に接続した半導体スイッチと、前記の半導体スイッチ
ゲート端子と第２主端子とに、夫々コレクタ及びエミッ
タが接続され、かつベースを容量性素子を介して前記の
半導体スイッチ第１主端子如接続された第１のトランジ
スタとを飢えかつダイオードを前記の第１のトランジス
タのベースと第２のトランジスタのコレクタ間に設け、
エミッタを定電位点に接続し、前記の半導体スイッチの
ゲートにオン駆動電流を流し込むと同時に、第２のトラ
ンジスタのベースにも駆動電流を流し込むようにしたこ
とを特徴とする半導体スイッチ回路を発明の要旨とする
ものである。
端子とゲート端子とを有する４ ）’？ｊ＋構造の半導
体素子の第１及び第２の主端子の夫々を信４」諒及び負
荷に接続した半導体スイッチと、前記の半導体スイッチ
ゲート端子と第２主端子とに、夫々コレクタ及びエミッ
タが接続され、かつベースを容量性素子を介して前記の
半導体スイッチ第１主端子如接続された第１のトランジ
スタとを飢えかつダイオードを前記の第１のトランジス
タのベースと第２のトランジスタのコレクタ間に設け、
エミッタを定電位点に接続し、前記の半導体スイッチの
ゲートにオン駆動電流を流し込むと同時に、第２のトラ
ンジスタのベースにも駆動電流を流し込むようにしたこ
とを特徴とする半導体スイッチ回路を発明の要旨とする
ものである。
次に本発明の実施例を添附図面について説明する。なお
実施例は一つの例示であって、本発明の精神を逸脱しな
い範囲で、種々の変更あるいは改良を行いうることは云
うまでもない。
実施例は一つの例示であって、本発明の精神を逸脱しな
い範囲で、種々の変更あるいは改良を行いうることは云
うまでもない。
第２図は本発明の半導体スイッチ回路の実施例であって
、第１図のものと同じ名称・機能を有する回路要素は第
１図と同一の符号を付しである。
、第１図のものと同じ名称・機能を有する回路要素は第
１図と同一の符号を付しである。
このほか２０はベース端子、２１はダイオード、２２は
ＮＰＮ ）ランジスタ、２３は負電圧源である。
ＮＰＮ ）ランジスタ、２３は負電圧源である。
すなわちＮＰＮＰスイッチ素子１の第１主端子６にはイ
へ号涼４の一端が接続され、第２主端子７には負荷５の
一端が接続されている。又端子６は容量［Ｆｉ子２を介
して第１のＮＰＮ ）ランジスタ３のベースに接続され
ると共に、ダイオード２１を介して第２のＮＰＮ トラ
ンジスタ２２のコレクタに接続され、該トランジスタの
エミッタは負電圧源２３のマイナス側に接続され、該電
源のプラス側は接地されている。又第１のトランジスタ
３のコレクタはＮＰＮＰスイッチ素子１のゲートに接続
されると共に、トランジスタ３のエミッタはＮＰＮＰス
イツチ素子１の第２の主端子７に接続されている。
へ号涼４の一端が接続され、第２主端子７には負荷５の
一端が接続されている。又端子６は容量［Ｆｉ子２を介
して第１のＮＰＮ ）ランジスタ３のベースに接続され
ると共に、ダイオード２１を介して第２のＮＰＮ トラ
ンジスタ２２のコレクタに接続され、該トランジスタの
エミッタは負電圧源２３のマイナス側に接続され、該電
源のプラス側は接地されている。又第１のトランジスタ
３のコレクタはＮＰＮＰスイッチ素子１のゲートに接続
されると共に、トランジスタ３のエミッタはＮＰＮＰス
イツチ素子１の第２の主端子７に接続されている。
次に動作について説明する。
第２図において半導体スイッチ１の閉成時には図の外部
よりゲート端子８ヘオン駆動電流■６を流し込むのと同
時にトランジスタ２２のベース端子２０へ電流工ゎを流
し込む。すなわち電流翫によってＮＰＮ ）ランジスタ
２２のベース・エミッタ間が導通され、信号源４の電圧
の立ち上がり時に容量性素子２を介して誘導電流工１が
流入しても、■ｉは２１→２２→２３の経路でバイパス
され、ＮＰＮ）ランラスタ３０ベースには流入せず、従
って従来例のように半導体スイッチ１が一時的にオフ（
開放）状態となるようなことは起きない。これによシ第
３図で実線で示したように負荷５には信号源４の電圧が
歪みなく伝達されるのである。
よりゲート端子８ヘオン駆動電流■６を流し込むのと同
時にトランジスタ２２のベース端子２０へ電流工ゎを流
し込む。すなわち電流翫によってＮＰＮ ）ランジスタ
２２のベース・エミッタ間が導通され、信号源４の電圧
の立ち上がり時に容量性素子２を介して誘導電流工１が
流入しても、■ｉは２１→２２→２３の経路でバイパス
され、ＮＰＮ）ランラスタ３０ベースには流入せず、従
って従来例のように半導体スイッチ１が一時的にオフ（
開放）状態となるようなことは起きない。これによシ第
３図で実線で示したように負荷５には信号源４の電圧が
歪みなく伝達されるのである。
一方、半導体スイッチｌの開放時には、電流工６を停止
すると同時に電流工ゎも停止する。これＫよ、Ｄ）ラン
ジスタ２２はオフ状態を維持する。従って外来サージ侵
入時には容量性素子２とトランジスタ３から成るａｖ／
ａｔ保護回路は正常に動作し、半導体スイッチ１が誤点
弧するのを防止できる。
すると同時に電流工ゎも停止する。これＫよ、Ｄ）ラン
ジスタ２２はオフ状態を維持する。従って外来サージ侵
入時には容量性素子２とトランジスタ３から成るａｖ／
ａｔ保護回路は正常に動作し、半導体スイッチ１が誤点
弧するのを防止できる。
（発明の効果）
以上説明したように、本発明によれば半導体スイッチ回
路はスイッチ閉成時の動作が安定であるので、特に高速
の信号をスイッチング制御することができる利点がある
。
路はスイッチ閉成時の動作が安定であるので、特に高速
の信号をスイッチング制御することができる利点がある
。
尚上記の説明において半導体スイッチとしてＰＮＰＮ構
造の４層の素子を用い、第１．第２のトランジスタとし
てＮＰＮ ）ランジスタを用いたが、半導体スイッチと
してＮＰＮＰ構造のものを用い、第１、第２のトランジ
スタとしてＰＮＰ ）ランジスタを用い回路を構成する
ことができることは云うまでもない。
造の４層の素子を用い、第１．第２のトランジスタとし
てＮＰＮ ）ランジスタを用いたが、半導体スイッチと
してＮＰＮＰ構造のものを用い、第１、第２のトランジ
スタとしてＰＮＰ ）ランジスタを用い回路を構成する
ことができることは云うまでもない。
第１図は従来の半導体スイッチ回路の一例、第２図は本
発明の半導体スイッチ回路の一実施例、第３図は第１図
と第２図のスイッチ回路における各部の動作波形を示す
。 １・・・ＰＮＰＮスイッチ、２川容量性素子、３ 、１
１ 。 １２．２２・・・トランジスタ、４・・・信号源、５・
・負荷、６・・・第１主端子、７川第２主端子、８・・
・ゲート端子、９・・容量、２０・・ベース端子、２１
・・・ダイオード、２３・・・電圧源 特許出願人 第１図 第２図 第３図
発明の半導体スイッチ回路の一実施例、第３図は第１図
と第２図のスイッチ回路における各部の動作波形を示す
。 １・・・ＰＮＰＮスイッチ、２川容量性素子、３ 、１
１ 。 １２．２２・・・トランジスタ、４・・・信号源、５・
・負荷、６・・・第１主端子、７川第２主端子、８・・
・ゲート端子、９・・容量、２０・・ベース端子、２１
・・・ダイオード、２３・・・電圧源 特許出願人 第１図 第２図 第３図
Claims (1)
- 第１及び第２の主端子とゲート端子とを有する４層構造
の半導体素子の第１及び第２の主端子の夫々を信号源及
び負荷に接続した半導体スイッチと、前記の半導体スイ
ッチゲート端子と第２主端子とに、夫々コレクタ及びエ
ミッタが接続され、かつベースを容量性素子を介して前
記の半導体スイッチ第１主端子に接続された第１のトラ
ンジスタとを備え、かつダイオードを前記の第１のトラ
ンジスタのベースと第２のトランジスタのコレクタ間に
設け、エミッタを定電位点に接続し、前記の半導体スイ
ッチのゲートにオン駆動電流を流し込むと同時に、第２
のトランジスタのベースにも駆動電流を流し込むように
したことを特徴とする半導体スイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10420483A JPS59229922A (ja) | 1983-06-13 | 1983-06-13 | 半導体スイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10420483A JPS59229922A (ja) | 1983-06-13 | 1983-06-13 | 半導体スイツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59229922A true JPS59229922A (ja) | 1984-12-24 |
Family
ID=14374438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10420483A Pending JPS59229922A (ja) | 1983-06-13 | 1983-06-13 | 半導体スイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59229922A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5757029A (en) * | 1981-08-17 | 1982-04-06 | Oki Electric Ind Co Ltd | Semiconductor switch |
-
1983
- 1983-06-13 JP JP10420483A patent/JPS59229922A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5757029A (en) * | 1981-08-17 | 1982-04-06 | Oki Electric Ind Co Ltd | Semiconductor switch |
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