JPS59226971A - 全浮動小数点ベクトルプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明はデータ処理技術に係り、特に新規な全浮動少数
点ベタ１〜ルプロヒツサに関Ｊ゛る。

［技術的背景］ 可能な限り迅速なＫｌ算処理能力を得るために、ディジ
タル計算機は一般に並列またはパイプライン処理技法お
よび高速高効率の構成を用いる。並列処理は処理すべぎ
データを同時に作動している算術および論理ユニットに
分配し、使用した個々の同時作動している専術および論
理ユニットの数に五つ（定まる係数だり逮い処理を行う
。パイプライン処理は評価されるべぎ関数を、直列に接
続され且つラッチされたパイプライン段で行われる分離
演粋に分けて行う。処理されるベキデータはパイプライ
ンを流れ、パイプライン段の数により定まる係数だけ速
い処理ができる。

ベクトルプロセラ４ノーは、集合群またはベクトル群に
整列されたデータの塊に対し計算強化関数の繰返し評価
を要する重要な問題のために一般に用いられる。このよ
うな装置では、パイプラインは、順次与えられるデータ
ベクトルに対し評価されるべく予め選択された関数に対
応する複数の技法の１つである。公知のベタ１−ルプロ
セツサでは、ベクトルデータＩ１０、ベクトルデータア
ドレス発’ｉ；　Ｊ′３よびパイプライン制御が相互依
存的に行われ、装置出力を妨げることもある。加えて装
置出力は、アドレスの絶対値に対するメモリザイクルタ
イミングの依存性および評価されるべき複数の関数の各
々につきパイプライン算術ユニットの１００％利用を達
成すべきためのパイプライン技法の失敗に制限される。

［発明の概要］ 本発明のベクトルプロセッサは、並列およびパイプライ
ン技法を結合して固定または浮動小数点点フォーマット
を有するベクトルデータにつき複数の計算強化関数を評
価し得る装置を提供するものであり、固定または浮動小
数点フォーマットは比較的低コストのハードウェア構成
およびストレートフォワードソフトウェアを用い゛（大
きなデータ処理能力を提供するものである。本発明の全
浮動小数点ベクトルプロセッサは、マルチプロセッザ密
結合モード、マルチプロセツザ疎結合およびリソース分
担モード、不結合単−プロｔ？ツサ独立モードの１つに
おけるマルチモード演算を行い得る。本発明の浮動小数
点ベクトルプロセッサは、パイプライン算術および論理
ユニット、ピッ１ル分割アドレス発生器、局部ベクトル
データメモリ、およびマスタプロセシングユニットを有
し、ベクトルデータ読出しおよび書込みアドレス発生、
パイブライン制御ンイクロコード、ベクトルデータ１１
０、おにび動作中フＡ−マット変換を行うものぐある。

マスクプロレシングユニツ１へにより制御されるビット
分割アドレス発生器はクロックパルスの発生１Ｇにパイ
プラインに流れ込むべき次のデータベクトルに対するア
ドレスを与える。アドレス発生器どマスタプロセシング
ユニツ１〜とによって制御されるパーｒブライン制御シ
ーケンサは、り１」ツクパルスの発生毎にクロックパル
スに対応づ°る関数評価の特定の相用にパイプライン算
術および論理ユニツ１〜をさＵる次の出力コードを同期
的に形成づる。データはアドレス発生器によって指定さ
れた読出しデータアドレス位置からパイプライン算術Ｊ
５よび論理ユニットにＪハブる評価のためにデータメモ
リから読出され、パイプライン制御シーケンリの制御の
干にアドレス発生器にＪζつ−Ｃ指定された書込みｆ−
タブドレスへの関数評価の後データメモリに書込まれる
。パイプライン幹術およσ論理ユニツ１〜はＭａ３よび
Ｚと呼ばれる〜対のレジスタファイル、利用者が選択で
きる固定または浮動小数点フＡ−マット乗算器、および
利用者が選択できる固定または浮動小数点フォーマツ１
〜算術および論理ユニットを有する。ＭおよびＺファイ
ルはパイプライン制御シーケン゛リ−の制御ににっでフ
ィードフオワードおよびフィードバック路を有する手段
によって選択的に相互接続されている。各クロックパル
スに対して、Ｍおよび７レジスタフアイルの各々は２つ
の読出しおよび２つの害込みを行い、書込みの一方は読
出し用に指定されたアドレスについてのものである。ダ
イレクトメモリアドレスおよびプログラム入出力はデー
タメモリへのおよびデータメモリからのベタ１〜ルデー
タＩ／Ｃ）のために用いられる。不結合独立モードにお
【プる全浮動小数点ベタ１−ルプロセツザの独立動作用
にＲ３−２３２インターフエースが、また疎結合および
リソース分担モードにお（）るマスタプロセシングユニ
ットの外部周縁へのインターフェースのためにマルチパ
スインターフ１−スが、さらに密結合モードにおける動
作のためにマスクプロセシングユニットを汎用小スト五
１算様にインターフェースリベくユニバスが設けられて
いる。データメＬりを例えば入力信号処理器および出力
ディスプレイグラフィックのようなアナグ１コ装置にイ
ンターフ−［−スするため補助１１０ボー１〜が設けら
れている。データメモリはスタティックＲＡ　Ｍ　Ｊ′
３．Ｊ：び比較的低コストで広いバンド幅のインターリ
−１ダイナミックＲＡＭを右゛リ−る。

し実施例１ 以下添（＝Ｊ図面を参照し゛ＣＡ発明を実施例につき説
明Ｊる。

第１図にａ３　Ｉｔ”（，１０は本発明による新規な浮
動少数点ベクトルブロセッ１］の機能的ブロック線図で
ある。このＰ７動小数点ベクトルプロセッサ１０はンス
タブ［１セシングユニツト（ＭＰ（Ｊ）１２を有し、こ
のユニツ１へは好ましくはモトローラＭＯ６８，０００
チップである。そしてこのユニッ１〜１２はデータメモ
リ（ＤＭ）１４に接続されると共に、マスタブ［１ヒシ
ングユニツ１〜ツノドレスバス１６Ｊ３よびマスタブ０
レシングユニツトデータバス′１８を介してパイプライ
ン算術ユニット制御器（ＰＡＵＣ）２０に接続されてい
る。データメモリ１４は好ましくはスタティックＲＡＭ
＃よび広い記憶バンド幅を有するダイナミックＲＡ　Ｍ
の少くとも一方である。データメモリアドレス（ＤＭＡ
）バス２２、データメモリ入力（ＤＭ　Ｉ　）バス２４
、およびデータメモリ出ツノ（ＤＭＯ）バス２６は通常
の方法でデータメモリ１４に接続され−（いる。マスク
プロセシングユニットアドレスバス１６はデータメモリ
アドレスバス２２およびパイプライン算術ユニット制御
器２０に接続されている。マスクプロセシングユニツ１
〜データバス１８はデータメモリ入力バス２４、データ
メモリ出力バス２６　ｉＪ３　Ｊ：びパイプライン算術
ユニット制御器２０に接続されている。ＭＰＵ１２、Ｄ
Ｍ１４、ＰＡ（ＪＣ２０およびＰＡｌ１３６に接続され
たクロック手段２５は装置全体のタイミングを制御する
だめのクロック信号を形成する。

パイプライン算術ユニット制６１１器２０は、Ａ。

Ｇ、と名付けられたアドレス発生器２８を右し、この発
生器２８はデータメモリ１７１に各メしリリ。

イクル珀にアドレスをノブえるためにデータメモリアド
レスバス２２に接続されている。アドレス発生器２８は
ｐ、ｃ、ｓ、と名付りられたバイプラー（ン制御シーケ
ンリ３１に対し破線３２で示されたＪ：うに密に結合さ
れている。パイプライン制御シーケンザ３１は各クロッ
クパルス（ＣＬＫ）毎に指令バス３４に指令を与える。

パイプライン算術ユニツ１−３６はパイプライン制御シ
ーケン°リ−３０の指令バス３４、テ′−タメモリ出力
バス２６およびデータメ［り入ツノバス２４に接続され
る。後述り−るように、１メモリザイクルは２クロツク
パルスに等しいことが好ましい。

入力ａ３よび出力（１１０＞は複数のインター７１−ス
の１つにより装置１０に与えられる。インターフ」、−
スは、データメモリ１４、Ｒ３−２３２シリアルボート
３８、ユニバスづなわら他の標準ホス１−インターフェ
ース４２およびマルチパスインターフェース４４に接続
された補助Ｉ１０ポー１〜４０を有彩る。Ｒ８−２３２
シリアルボート３８はマスクプロセシングユニットのア
ドレスおよびデータバスに接続されており使用者が選択
できる１９．２にボーまでの伝送率を提供号−る。ホス
トユニバスＩ１０インターフェース４２は通常のダイレ
クトメモリアドレス（ＤＭＡ）おＪ：びプログラム入力
出力（ＰＩＯ）制御器４８に通常の方法で接続される。

マルチパスインターフェース４４はマスクプロセシング
ユニット１２のアドレスバスおよびデータバスに接続さ
れている。アドレスバス１６およびデータバス１８に接
続されたメーＥり制御器４９は、マスクプロセシングユ
ニット１２、データメモリ１４、アドレス発生器２８の
制御部、パイプライン制御シーケン４ｊ３１の制御部な
らびにマルチパス４４およびユニバス４２１１０インタ
ーフエースの選択された対の間でのデータ移動を行う装
置を提供する。補助Ｉ１０ボート４０は好ましくは組合
わせ得る２つの６００Ｍ　ｌ−ｌ　ｚの双方向性１６ビ
ツトデータチヤンネルであり、必要なとき１つの３２ビ
ツトヂヤンネルを形成することができる。２つの１６ビ
ツトチヤンネルもしくは組合わされた３２ビツトヂ１／
ンネルはデータメモリ１２と外部接続機器との間にバラ
フン何〕ＭΔアクセスを形成する。この外部接続様器と
は何れ・し図示されていないが信号処理用Ａ／Ｄコンバ
ータ、グラフィックディスプレイ用の外部接続Ｄ／Δ二
Ｊンバータ他のプロセシングユニツ１〜との間でのデー
タ伝送用のデータモデム等をいう。、１ニバスインター
フエース４２は現在量も普及している汎用ディジタル計
算機に対する完全なりＭＡおにびＰＩＯアクレスを提供
する。そしてマルチパスインターフェース４４は、何れ
も図示され−Ｃいないが磁気ディスク、磁気テープ、映
像ディスプレイ、他のプロセシングユニット、他のベク
］−ルブＩＩＩ　ｔツリおよび地域的ネットワークに接
続するのに適した５　００　Ｋ　ｌ−ｌ　ｚの双方向性
、直接データ、１０グラムおよび制御のＩ１０バスを提
供づる。

装置１０は密結合モード、疎結合モードおよび不結合モ
ードの何れかでマルチモード動作を行える。密結合モー
ドでは、装置１０はユニバス４２によって図示され４【
いホスト５１算機に結合されている。ポスト計算機内の
ソフトウェアが装置のデータ取得、パイプライン３６内
の関数評価およびホスト計算機に書込む出ツノデータを
制御する。疎結合モードでは、装置１０は補助ボート４
０またはマルチパスインターフェース４４を経て直接Ｄ
ＭＡ　　Ｉｌｏから得られるデータを処理する。ユニバ
スインターフ１−スフ！１２ににりまたはマルチパスイ
ンターフェース４４によりラフ１〜ウエアが取込まれＩ
Ｃ後、装置１０はＭＰＵ１２内のソフトウェアにより動
作可能となり補助ポート４０またはマルチパスインター
フェース４４を介してＤＭＡおよびＰＩＯの少くども一
方から得られたデータを処理できる。不結合モードでは
、装置１０自体が関数評価および内部のソフトウェアか
らのデータＩ１０を行う。不結合モードでは、ソフトウ
ェアはＲ８−２３２シリアルライン３８によりマスクプ
ロセシングユニット１２のブ［１グラマプルメモリ中に
取込まれ、データは再び補助Ｉ１０インターフェース４
０またはマルチパスインターフェース４４に与えられる
。

独立（不結合）モード、疎結合士−ドまたは密結合Ｕ−
ドの何れかにおいて、マスクプロセシングユニット１２
はＤＭＡおよびＰＩＯ制御器４８を動作ざぜて処理され
るべきデータを、選択された七−ドにしたがって補助Ｉ
１０インターフェース４０、ホスｌ−１／○インターフ
エース４２またはマルヂバスＩ１０インターフェース４
４の何れか１つからデータメモリ１４に直接書込む。直
接メモリアドレスと共に、マスクプロセシングユニツ１
〜１２はパイプライン算術制御器２０を動作させ、マス
タプロセシングユニットアドレスバス１６およびマスク
プロセシングユニットデータバス１８を用いてアドレス
発生器指令をアドレス発生器ＲＡＭの特定アドレスに出
込む。ＭＰＵ１２は次いでマスタプロセシングユニット
アドレスバス１６おＪ：びデータバス１８によりプログ
ラム制御シーク°ンザＲＡＭにパイプライン制御シーケ
ンサマイクロ指令を書込み、且つアドレス発生器２８お
よびパイプライン制御シーケンサ３１用の始動アドレス
、おにびマスタプロセシングユニットアドレスバス１６
およびマスクプロセシングユニットデータバス１８を介
してアドレス発生中に用いるパラメータ値をアドレス発
生器レジスタに書込む。

上述の初期化シーケンサを行った後に、マスクプロセシ
ングユニット１２はアドレス発生器２８を動作開始させ
る。次いでこのアドレス発生器２８はアドレス発生器始
動レジスタで指定された特定のアドレス発生器制御ルー
プ用のアドレスを始動させるようにジャンプし、指定さ
れたアドレス発生器制御アルゴリズムの実行を開始し、
各メモリサイクルのためにデータメモリアドレスバス２
２上にアドレスを生じる。このようなアドレスの各々に
よって指定されたデータ値の対はデータメモリ１４から
データメモリ出力バス２６上に出力される。アドレスさ
れデータメモリアドレスバス２６上に出力されるに要す
る時間に適合覆るように選択された所定時間遅れの後に
、アドレスレジスタ２８は、パイプライン制御シーケン
サ３０を動作させ且つパイプライン算術ユニット３６で
評価された特別の関数用のスターミルアドレスをパイプ
ライン制御シーケンサ３０に与える制御信号を供給する
。これににリパイプライン制御シーケンザ３０は指定さ
れたすタートアドレスにジャンプし、パイプライン紳術
ユニツ］・３６を各クロックパルス毎に制御するために
バス３４上に順次マイクロインストラクションを与える
ように動作する。

パイプライン制御シーケン１すおよびアドレス発生器は
同期マイクロインストラクションおよびデータ値を同０
．７に形成し、これらはパイプライン専術ユニット３６
に与えられる。データはマイクロインストラクションに
よって制御可能なように形成されたパイプラインを介し
て取出される。選択された関数評価が完了した後、評価
された機能を表わすデータがデータメモリ入力バス２４
を介してデータメモリ１４中に書込まれる。この後同−
関数が新しいデータ上に繰返し評価される。仮に異った
関数評価が行われると、マスクプロセシングユニット１
２はアドレスレジスタ２０を動作させ−Ｃそのスタート
アドレスをパイプライン制御シーケンサスタートアドレ
スレジスタ中に書込む。このスタートアドレスは評価さ
れるべき新たに選択された関数のイニシャルインストラ
クションの位置に対応するものである。こうして処理が
繰返される。

第２図において、５０は本発明の全浮動小数点ベクトル
プロセッサのパイプライン算術ユニット制御器のブロッ
ク線図である。パイプライン算術ユニット制御器５０は
破線ブロック５２で表わされ、破線ブロック５４によっ
て表わされたパイプライン制御シーケンサ（Ｐ、Ｃ，Ｓ
、’）に結合されたアドレス発生器（Ａ、Ｇ、）を有す
る。アドレス発生器はマスクプロセシングユニット１２
（第１図）からのアルゴリズムパラメータを受（）取り
、且つパイプラインデータ出込みＪ′３よび読取り用に
データメモリ５８に同期メモリアドレスを与える。アド
レス発生器５２（よ好ましくは多重２９０１ピッ１−一
スライスチップＣある算術および論理ユニット５６を有
する。このユニットはパイプラインに与えられるデータ
値の位置を指定するデータメモリ読取リアドレスを順次
供給すると共に、関数評価の後にパイプライン出力デー
タ値がｕｉ込まれるデータメモリ書込み位置を指定する
データメモリ書込みアドレスを順次供給する。算術おＪ
：び論理、１ニツＩ〜５６のレジスタは上記初期化シー
ケンス中ＭＰＵアドレスおよびデータバスを介してアド
レス発生中用いられるパラメータ値が入力される。

実１うのために算術および論理ユニット５６には指令レ
ジスタおよびデコーダ６０から指令が順次与えられる。

指令レジスタおよびデコーダ６０はアドレス制御器６４
の制御の下にアドレス発生器指令制御器ｖ５ＲＡＭ６２
から入ノｊが与えられる。

好ましくは２９１０デツプであるアドレス制御器６４は
ＲＡＭ６２内に蓄積されたアドレス発生器制御ノフルゴ
リズムの指令のアドレスを順次発生する。上述のように
、制御器＠ｌＲＡＭ６２は初期化動作中マスクプロセシ
ングユニツ１−によって入力が行われ、それぞれが立上
りおＪ、び終止ルーチンを右りる複数のアドレス発生器
制御ループ用の指令を、個々のアドレス位置に持つ。指
令レジスタおよびデコーダ６０はアドレス制御器６４へ
のフィードバックループに接続されている。アドレス制
御器６４は与えられている指令を認識しＲＡＭ６２にお
ける選択された制御ループ内の次の指令用のアドレスを
生じる。

動作において、アドレス発生器５２はマスクプロセシン
グユニット１２（第１図）によって動作し、アドレス位
置ゼロにジ１７ンプする。このアドレス位置ゼロには実
行されるべぎ選択アルゴリズム制御ループ用のスタート
アドレスが初期化動作中にマスクプロセシングユニット
によって蓄積される。スタートアドレスレジスタ中に指
定されたアドレスに対応する指令がアドレス発生器制御
蓄積ＲＡＭ６２から読出され指令レジスタおよびデコー
ダ６０に書込まれる。算術および論理ユニット５６は指
令を実行しデータメモリ５８にメモリアドレスを与える
。次いでアドレス制御器６４は選択されたアルゴリズム
にＪ：り且っ算術Ｊ３よび論理ユニット５６から与えら
れるスディタス情報にしたがって次のシーケンスアドレ
スまたはジャンプアドレスにその泪算値を増し、アドレ
ス発生器制御器（ｉ器６２に算術おにび論理ユニット５
６によって実行されるべき選択されたアドレス発生器制
御ループの次の指令用のアドレスを送る。そして処理が
繰返される。書込みアドレスＰ　Ｉ　Ｆ０６６は、指令
レジスタおにびデコーダ６０の制御の下に、パイプライ
ン算術および論理ユニツ１〜からのｊ゛−タ出力結果が
得られ且つデータメモリ５８が古込みを受入れるにうな
時間までデータメモリ書込みアドレスを保持する。読出
しアドレス位置ヂ６７は、指令レジスタおよびデコーダ
６０の制御の下に、デーモノ七り読出しのためのデータ
メモリ読出しアドレスを保持する。

パイプライン制御シーケンサ゛５４は、全てのレジスタ
アドレスおよびパイプライン算術および論理ｊ　−（−
ニラ１−の全ての有り得る構成のための論理関数制御マ
イクロコードを与える。パイプライン制御シーケンサ５
４は、アドレスレジスタ５２の指令レジスタおにびデコ
ーダ６０によって制御されるパイプライン制御シーケン
サスタートアドレスレジスタ６８を有する。このパイプ
ライン制御シーケンサスタートアドレスレジスタ６８は
パイプライン制御シーケンサアドレスカウンタ７０に接
続され、このカウンタ７０はパイプライン制御シーケン
サ制御蓄積ＲＡＭ７２に接続されている。

ＲＡＭ７２の出力はラッチ７４に接続され、このラッチ
７４は５２ピット指令バスを介してパイプライン算術お
よび論理ユニツ［−７６に接続されている。上述のよう
に、マスクプロセシングユニット１２（１図）は初期化
動作期間中アドレス発生器レジスタ（図示せず）に複数
のパイプライン制御シーケンザ機能の１つ用のスタート
アドレスを書込み、パイプライン制御シーケン１ノ制御
蓄積ＲＡＭ７２の各アドレスできる位置にはパイプライ
ン算術および論理ユニット制御マイクロモードを書込む
。マイクロコードはＲＡＭ７２メモリ位置のアドレスで
きるブロック中に蓄積される。このアドレスできるブ［
］ツクの各々は、高速フーリエ変換、７１へりクス反転
、ベタ１ヘル乗算、マトリクス乗算および他の関数のよ
うな複数の割算強化機能の１つに相当する。初期化動作
期間中マスタブロヒシングユニット１２（１１図）はア
ドレス発生器５２のレジスタ（図示じず）に後述するカ
ウンタ７５と共に用いる囚込みデータＦＩＦＯパラメー
タを出込む。

アドレス発生器５２が順次与えられたデータメモリ脱出
しアドレスの最初の１つを発生ずるのに充分な時間であ
り、且つデータメ−しりがデータメモリ出力バス上の対
応覆るデータ値を読取り得るように選ばれた予め設定さ
れた時間遅れの後、アドレス発生器５２はパイプライン
制御シーケンサ５４に上述のスター１〜可信号を与えパ
イプライン制御シーケン１ノ゛アドレスレジスタ６８に
複数の使用者が選択できる関数の中の選択された１つ用
のスタートアドレスを入力する。特定のスタートアドレ
スに対応覆る指令はパイプライン制御シーケンリ゛蓄積
ＲＡＭ７２からマイクロコードラッチ７４に出込まれ、
５２ピッｌ−マイクロインストラクションバスを介して
パイプライン算術Ｊ３よび論理ユニット７６に与えられ
る。アドレス発生器５２はこのときカウンタ７５にアル
ゴリズム指定データの入力も行い、パイプライン制御シ
ーケンスアドレスカウンタ７０を動作さける。次いでこ
のパイプライン制御シーケンサアドレスカウンタ７０は
制御蓄積ＲＡＭ７２にスタートアドレスを与える。この
スタートアドレスは、マイクロインストラクションラッ
チ７４に書込まれ、特定クロックパルス用の読出しアド
レスに対応するアドレス発生器５２の制御の下に、与え
られたデータ値との同期化評価のためにパイプライン算
術および論理ユニット７６に５２ビツト指令バスを介し
て与えられる。各クロックパルス毎にアドレス発生器５
２およびパイプライン制御シーケンサ５４は、パイプラ
イン算術および論理ユニツ１へ７６に次のデータメモリ
読出しアドレスを次のマイクロコード制御語と同期して
与える。この処理はパイプライン算術および論理ユニッ
ト７６のデータ出力ボートでデータが得られるまで続く
。

出力データが得られるとき、このデータは上述のように
ＦＩＦＯ書込み指示カウンタ７５が適当なアルゴリズム
個有のデータパラメータまでカラン１ヘダウンすること
と組合わされてそのときのマイクロ＝１−ド指令にＪ３
りるパイプライン制御シーケンリビットの作用によって
書込みデータＦＩＦ０７８に与えられる。出込みアドレ
スＰ　Ｉ　Ｆ０６６が少くど−し１つのアドレスを持ら
用込みデータＦ　Ｉ　Ｉ−０７８が２またはそれより多
いデータ出力伯を有り゛るとさ、出力データは店込みア
ドレスＦＩＦＯ６（３によって指定されたアドレスを用
いてデータメモリ５８に書込まれる。書込みアドレスＦ
　Ｉ　ＦＯ６６または書込み）“−タＦＩＦ０７８に１
つのクロックパル侃によって書込まれるデータは次のク
ロックパルスで読出される。占込みデータＦ　Ｉ　ＦＯ
７８ｔよパイプライン算術おにび論理ユニッ１−７６に
Ｊζつ−Ｃ発生した書込みデータを保持りるために用い
られるが、出込みデータはそれが発生しくいるとぎはク
ロックパルスでデータメモリ５８に川込むことができな
い。でれはデータメモリ５８が読取りに忙しいからであ
る。

アドレス発生器５２の算術および論理ユニット５６への
データ入力は３つのラッチ８０．８２゜８４および１つ
のビット反転レジスタＢＲＥＶ８５を介して与えられる
。ラッチ８０．８２および８４はマイク［１指令ラツチ
７４の与えられているマイクロ指令のビット群における
選択されたビットによって書込まれる。指令レジスタＪ
３よびデコーダ６０にｊ：って出力を生じるキレラクタ
８７はラッチ８０．８２および８４からのデータを選択
し組合わせるように動作する。ラッチ８０，８２５よび
８４ならびにＢＲＥＶ８５は算術および論理ユニット５
６にヒストグラム作成に利用できる、アドレス発生によ
るデータメモリ出力値およびアドレス発生によるパイプ
ライン出力、繰返し関数評１ｌｌＩｉならびに他のデー
タによるデープル参照アドレス指定を実行できる。

第３図において、８５は本発明の全浮動小数点ベクトル
プロセッサのインターリーブダイナミックＲＡＭデータ
メモリのブロック線図である。データメモリ８５は括弧
８７で示された偶数および奇数の複数対のバンクに配さ
れ且つパイプライン算術ｄ３よび論理ユニツ１−７６に
逆列接続されて選択されたバンク対に対しデータを出込
みまたは選択されたバンク対からシコータを読出ずダイ
ナミックｌ’（Ａ　Ｍ　８６を右する。アドレス発生器
５２（第２図）によって発生された各アドレスに対して
、アドレスがクロック８８によって指定されてｉｌ数１
だけ増して一方が偶数で他方が奇数である一対の隣合う
インターリーブダイナミックＲＡ　Ｍアドレスを形成り
−る。アドレス交換器およびデコーダ８つはインターリ
ーブダイブミックＲＡ　Ｍアドレスの対の連続する１つ
づつに応動してＲＡＭアドレスを適当に交換し、奇数ア
ドレスがアドレス発／ｌ器５２（第２図）にＪ：って指
定されていれば偶数出力バス上に偶数ダイナミックｒ＜
　Ａ　Ｍアドレスを常に形成し、また交換器およびデコ
ーダ８９の奇数アドレスバス上に奇数アドレスを形成り
る。

交換器Ｊ３Ｊ：びデコーダ８９は中間ダイナミックＲＡ
Ｍアドレスの絶対値に応動してバンク対８７の対応する
１つを作動さＵる。連続するメモリサイクルの各々の期
間中、選択された中間バンク対の奇数および偶数ダイナ
ミックＲＡＭは、アドレス対に応動してアドレス発生器
からの各読出しアドレスにつきパイプライン算術Ｊ３よ
び論理ユニット７６（第２図）に与えられる各クロック
パルスに対し２デ一タ語時間を形成し、且つアドレス発
生器からの各書込みアドレスにつぎパイプライン算術お
よび論理ユニット７６（第２図）からの各クロックパル
スに対し２デ一タ値時間を受取る。

第４図において、９０は本発明の全浮動小数点ベクトル
プロレッザのパイプライン算術および論理ユニツ１〜の
ブロック線図である。パイプライン算術ユニット９０は
プログラム制御シーケンサマイクロ］−ドレジスタ９２
に含まれるパイプライン制御シーケンザマイクロ指令の
制御【こより排列可能な多重関数パイプラインである。

上述のように、パイプライン制御シーケンンザ５４（第
２図）は、パイプライン制御シーケン゛リーマイクロ］
−ドレジスタ９２から右側を向いた矢印によって示され
るように、各クロックパルスｉｕに実行されるべき次の
マイク１」コード指令を形成り−る。各マイクロコード
指令は５２ビット水平フＡ−マットピッ１〜列を形成刃
る特別なビットパターンである。データメモリ５８（第
２図）からのデータはパイプライン制御シーケンサ５４
から書込まれる各マイクロコ−ド指令と共にパイプライ
ン９０に書込まれる。各クロックパルスに対して好まし
くは１６六ノ ０ａ＝１＝秒毎に３２ピッｌ−データ語がデータメ［り
から与えられる。

第５図に承りように、データメ−しりに蓄積されたデー
タ用に２つのフォーマツ１−があり、またパイプライン
算術および論理−１ニット９０中に蓄積されるかあるい
はこの１ニツト９０を通過するデータ用に２つの）ｌ−
マツ１−がある。データメモリに蓄積されたデータ用の
固定されたすなわち整数フォーマットが第５Ａ図のブロ
ック９４によって示されている。最小重みデータビット
は右手「０」位置にあり、最大重みデータピッ１〜はピ
ッ１ル位置３０にあり、ピッ１ル位置３１は旬月を表わ
ず値である。データメーＥりに蓄積されたデータ用の浮
動小数点フォーマットデータは第５Ｂ図のブロック９６
によって示されている。データ値の仮数はビット位置０
から２２までを占め、データ値の指数はピット位置２３
から３０までを占め、符号ビットはピット位置３１を占
める。両フォーマット用の符号ビットは正のデータ値を
示覆ために２進ｒＯＪが与えられ、負のデータ値を示づ
ために２進「１」が与えられる。浮動小数点フォーマツ
１−において、指数は＋１２８のバイアスを右づるオフ
セット２進値として定められ、ずなわら指数値＋１２７
は２進表示１１１１　１１１１に相当し、指数値Ｏは２
進表示１０００　００００に相当し、指数値−１２７は
２進伯ｏｏｏｏ　　ｏ。

０１に相当し、絶対Ｏは２進表示ｏｏｏｏ　　ｏ。

ＯＯに相当する。浮動小数点フォーマツ１〜の仮数部は
、仮数の範囲が０．５≦Ｎ＜１．０の関係で規定される
（ただしＮは仮数）。ＯＥＣ浮動小数点フＡ−マットで
は仮数の最大重みビットは常に２進値「１」であるから
、データメモリ内には蓄積されない。最大重みビットの
次のピッ１−はＮＭＳＢど名付【ノられ重み２　ｉｌｉ
　！＋４　（−２）である。仮数の範囲は０．９９９９
９９９／Ｉ乃至０．５００ｏｏｏｏｏである。

パイプライン算術および論理ユニット９０（第４図）内
部のデータ通路は確度を高めるため４０ビット幅である
ことが好ましく、固定小数点および浮動小数点データフ
ォーマットに対応する２つのフォーマツｉ〜を有する。

第５Ｃ図の符＠９８で示１ように、固定小数点の３２ビ
ツトデ一タ語すなわら整数のフォーマツ１−はＯ乃至３
１ピツト位置に置かれ、また２Ｎ４；１ξ（−１−３１
）の指数は４０ピツ［・パイプラインフォーマット場の
３２乃至３９ピツト位置に置かれる。第５Ｄ図の符号１
００で示づように、浮動小数点パイプラインデータフＡ
−マットに対してビット位置Ｏ乃至６が連続するＯで埋
まり、ピッ［−位置７乃至２９はデータ値の仮数部で埋
まり、ビット位置３０はいわゆる隠しビットで埋まり、
ビット位置３１は符号ビットであり、そしＣビット位置
３２乃至３９はデータ値の指数部で埋まる。

第４図において、パイプライン算術および論理ユニット
９０はＭレジスタファイル１０２およびＺレジスタファ
イル１０４を右する。データは、マイクロコード制御に
より整数）Ａ−マットまたは浮動小数点フォーマットの
中の選択されたものに対し進行フォーマット変換を与え
る固定／浮動小数点コンバータ１０６を介してＭレジス
タファイル１０２に与えられる。ＭおよびＺレジスタフ
ァイル１０２および１０４は好ましくはそれぞれ４０ビ
ツトの１６アドレス可能な読出し／書込みレジスタを有
する。ＭおよびＺレジスタファイル１０２　ｔ３よび１
０４はそれぞれ２つの入力ポートおよびｒＡＪ、「Ｂ」
と名（ｑけられた２つの出力ボートを有する。そしてこ
れらレジスタファイル１０２　Ｊ３よび１０４は、各り
［１ツクパルスに応動して対応づる入力ボートを介しで
））ｊイルに２つの書込みを、また対応する出力ボート
を介し−でファイルに２つの読出しをアドレスされる位
置に対しまたはアドレスされる位置から行う。この位置
は各クロックパルス毎にパイプライン制御シーケンリー
５４（第２図）を介してパイプライン制御シークンリマ
イクロ指令レジスタ９２がら与えられるマイクロ指令に
よって指定される。好ましい実施例では、このようなマ
イク［１］−ドはそれぞれ５２ピツト幅である１、ビッ
トＯｏ乃至１１はＭＦｌ、ＭＦ２およびＭＦ３と名付け
られ、２つの読出しＭノファイルアドレスおよび２つの
書込みＭファイルアドレスで読出しアドレスの一方は書
込み用に指定されたアドレスである隣合う４ビット群を
指定１“る。ごット７２乃至２３はＺｌｌ、ＺＦ２、お
よびＺＦ３と名付【プられ、２つの読出Ｚフｉ！イルア
ドレスおよび２つの書込み７ノ？イルアドレスでやはり
読出しアドレスの一方は書込み用に指定されたアドレス
である隣合う４ビット群を指定づ−る。

Ｍファイル１０２　Ｊ３よび２フアイル１０４は、２人
力、（「Ｍ」およびｒＬＪと名（＝Ｉけられた）２出力
の使用者が選択ぐさる固定／浮動小数点乗ｎ器１０８、
ＺファイルのｒＢＪ出力ボートとＭファイルの入力ポー
トの一方どの間を接続するフィードバック路１１０１お
よびＭファイルのＢ出力ボートと７フアイル１０４の入
力ボートの一方との間を接続するマイクロコード制御ラ
ッチを有するフィードフォワード路１１２によって制御
できるように相互接続されている。丸め／切捨て制御１
１４は乗算器１０８のＭ出力ボートと７フアイル１０４
の入力の一方との間に設りられる。固定／浮動乗算器１
０８、フィードバック路１１０、フィードフォワード路
１１２および丸め／切捨て制′ａ１１４は、クロックパ
ルス毎にマイク【コ指令レジスタ９２から与えられるパ
イプライン制御シーケンサマイクロコードの対応覆る予
め選択された制御ビットにより選択される。

乗算器１０８は整数フォーマツ［・にょる２つの補数演
算または浮動点フォーマツ１−にＪ：る符号−大きさ演
算による３２Ｘ３２ピッ１〜乗算を行う固定または浮動
小数点ｆ！弾器である。得られる積は、最大重みビット
３２ピッ１−おにび最上重みビット３２ピツトの６４ビ
ツトである。パイプライン制御シーケンザマイクロコー
ド指令のビット列の予め定められた部分はＺファイル１
０４に書込む最小重みの３２ビツトまたは最小重みの３
２ビツトを指定する。パイプライン制御シーケンスマイ
クロ：」−ド指令のビット列の予め定められた部分はま
たＭファイル出力のデータ値の７フアイルの入カポ−１
へへの直接書込みを指定づる１、丸め／切捨て制御１１
４はマイク［ｌコード制御の下に乗算器出力伯を通常の
方法で切捨て且つ標準的な「オア」ナノ どができる。隣合う１６０−＃＋秒クロックパルスが奇
数と偶数パルスに分けられる。パイプライン制御シーケ
ン４ノマイクロコードのＭＦ１ビット列は偶数り［１ツ
クザイクルでＭファイル１０２から￥Ａ算算器１０大 Ｊ］つ奇数または偶数クロツクリイクルでフィードバッ
ク路１１０を介してＭファイル１０２にデータが与えら
れるアドレスを指定する。パイプライン制御シーケンザ
マイクロコードのＭ１＝２ビット列は、奇数または偶数
クロツクリイクルでデータメモリからデータが書込まれ
るＭファイルアドレスを指定する。パイプライン制御シ
ーケンザマイクロコードのＭＦ３ビット列は、偶数クロ
ツクナイクルでデータが乗算器１０８人力に書込まれる
アドレスを指定すると共に、偶数または奇数クロックパ
ルスでフィードフォワード路１１２を介して乗算器１０
８を側路してＭファイルデータが読出されるアドレスを
指定する。

Ｚファイル１０４のｒＡＪＡ力ボートは、パイプライン
算術ユニット出力データ値を書込みデータＦ　Ｉ　ＦＯ
，低値選択器１１８ｄ５よび高値選択器１２０に信号を
与える丸め／切捨て制御１１６に接続されている。Ｚフ
ァイル１０４のｒＢＪ出力ボートは符号ラッチ１２２、
高値選択器１２０および低値選択器１１８に接続されＣ
いる。符号ラッチ１２２はｒＷＪおよびｒＸＪと称する
２つの入力を持った固定または浮動小数点フォーマット
算術および論理ユニット１２４に接続されている。

ＡＬＵｌ　２４への符号ラッチの接続中に「関数」と示
されたブロックによって示されるように、マイク上１０
ード制御下の符号ラッチはＡＬＵ２４にデータ依存決定
能力を与える。高値選択器１２０はレジスタ１２６を介
して算術および論理ユニット１２４に接続され、また低
値選択器１１８は整列器／レジスタ段１２８を介して算
術および論理ユニツＩ−　１　２　４に接続されている
。算術ユニット１２４の出力は正規化器段１３０を介し
て７フアイル１０４の入ツノポートの１つに接続されて
いる。

丸め／切捨て制ｆｉｌ　１　１　６の出ツノはデータ書
込み１−１［０７Ｂ＜第２図）に接続され一Ｃいる。算
術ｄ３Ｊ：び論理ユニット１２４は浮動小数点または整
数フＡーマットデータ値を受入れるように構成された３
５ピツ１〜仝加輝器であることが好ましい。このユニッ
ト１２４は整数についての演算を符号付【ノされた２の
補数表示により行い、且つ仮数についての演口を符号（
＝Ｊりされた大きさ表示で行う。

Ｚ）ｊフィル１０４はＭフ１イル１０２と同様に動作づ
る。パイプライン制御シーケン４ノマイクロ：Ｊ−ドレ
ジスタ９２におりるマイク［１指令はり［１ツクリイク
ルｉｕに２つの７フアイル宙込みを伴う２つの７フアイ
ル読出しを指定づる。Ｍファイルのように、１つのアド
レスは読出し用であり、１つのアドレスは出込み用で．
あり、そして１つのアドレスは書込みを伴う読出し用で
ある。パイプライン制御シーケンサから与えられるマイ
ク［１指令のＺＦ４ビットはＺファイル１０４のｒＢＪ
出力ボートから算術および論理ユニット１２４用のデー
タが読出されるアドレスを指定りるが、または偶数もし
くは奇数クロックサイクルでフィードバック路１１０を
介してＭファイル１０２人カボートの１つに読出される
べきデータ値を指定する。

パイプライン制御シーケン勺から与えられるマイクロ指
令のＺＦ５ビット列は偶数または奇数クロックザイクル
で正規化器１３０の出りが書込まれるアドレスを指定す
る。パイプライン制御シーケンサから与えられるマイク
ロ指令の２’Ｆ６ビツト列は算術および論理ユニット１
２４がＺファイル１０４のｒＡＪＡ力ボートからデータ
値が与えられるアドレスを指定するか、または偶数また
は奇数クロツクリ−イクルで出力データ値が７ファイル
の「△」出力ボートからデータメモリ書込みＦｌｌ：０
７８（第２図）に読出されるアドレスを指定する。パイ
プライン制御シーケン１ノによって与えられるマイク１
］指令のピッ１−列のビットの予め選択されたものは固
定／浮動乗算器１０８、バイパスレジスタ１１２を介し
て与えられるデータ値または正規化器１３０の出力をＺ
ファイル１０４に書込まれるべきデータ値として指定Ｊ
る。

特定のパイプライン配列のために、Ｚファイル１０４の
「Ａ」出力ポー１〜データ値および「Ｂ」出力ボートデ
ータ値は各クロックパルスの発生毎に人いさによって比
較される。大ぎさの大きいものはマイクに１コード制御
により算術および論理ユニッｌ−１２４のＷ入力へ入力
Ｊるｋめレジスタ１２６にラッチされる。大きさの小さ
いものもマイク［］」−ド制御にＪ：り比較されたデー
タ値の２つの指数列の差の句だり桁下げされ、桁下げさ
れた結果は詩術および論理−」−ニット１２４のｒＸ１
人カポ−１〜に入力するため整−別器およびレジスタ１
２８の整夕！」器レジスタにラッチされる。ラッチ１２
６および１２８における２つの整列値をラッチすること
はマイクロコード制御により行われ、算術および論理ユ
ニット１２４に対しこのユニツ＋−１２４における２つ
のラッチされ且つ整列された値の和、差および他の算術
的または論理的演算を行わせる。この演算はＺファイル
のデータ値を、フィードバック路１１を介しＵＭファイ
ルに戻すかまたはデータ書込みＦＩＦＯに戻すように行
うもので、算術ａ３よび論理ユニットクロックリ゛イク
ルの損失を伴わない。パイプライン制御シーケンサ指令
レジスタのマイクロコード語のビット列におりる対応ビ
ットは、例えば整数値を算術および論理ユニット２４に
与えるとぎ整列演算を禁止覆るようにも指定され得る。

パイプライン制御シーケンサマイクロ指令語の対応する
ビット列の制御に基づぎ正規化器段１３０は算術および
論理ユニット１２４のデータ出力を調べ先行するＯがな
くなるまで結果を桁上げする。先行するＯの数は指数か
ら差引かれる。仮に加算中に仮数のオーバーフローが起
きると、指数が増し仮数が桁上げされる。仮に得られた
指数が最大値を超えるかＪ１容ｆ＋”Ａ小値を下回ると
、指数おＪ、び仮数はそれぞれ最大値または最小値に固
定され、Ａ−へ−ノ【」−フラッグまたはアンダーフロ
ーノラッグがセラｉ〜される。仮に仮数がＯであると、
指数は最小Ｗｔにレッ１〜され、アンダー７０−フラッ
グはレッ１−されない。例えば整数データフォーマツ１
−が７フアイルに戻ると、マイクロコード制御により正
規化演算は抑制される。

データ値がマイクロ指令配列パイプラインを介し【流れ
た後では、関数評価を表わすデータ出力値はＺフｊ・イ
ル１０４から丸め／切捨て制御１１６を介してデータメ
しりに書込まれ、マイクロコード制御浦の対応する１７
１〜列によって通常の方法で選択されると浮動小数点゛
ノＡ−マツ１〜はユニッ１〜１１６においＣ丸められる
かまたは切捨てられる。下表は、各クロックパルスの発
生毎にパーｒブラインを配列り−るように用いられるパ
イプライン制御シーケンリーマイクロ指令のビット・列
の好ましいピッ１〜位置の一覧である。

ビット　　　　　　機　　　能 ０−３　　　ＭファイルＢアドレス（第１）４−７　　
ＭファイルＢアドレス（第２）８−１１　　Ｍファイル
ヘアドレス １２−１５　２フアイルＢアドレス（第１）１６−１９
　２フアイルＢアドレス（第２）２０＝２３　２フアイ
ルへアドレス ２４　　データメモリ出ノｊをＭファイルに書込む。

２５　　データメモリの出力用固定／浮動フォーマツ１
〜がＭファイルに書込 まれる。

２６　　８人重み部の積を選択。

２７　　固定小数点で乗算。

２８．２９２フアイルに与えるべき側路、槓またはなし
の選択。

３０　　ｇ＋の丸め。

３１　　フィードバック動作。

３２　　整列値をラッチ。

３３　　整列動作。

３７１１　　　Ｂボート値の符号記憶。

３５　　　Ａ　Ｉ−Ｕ演偉を制御づるため記憶した条イ
′１を使用。

３６　３８　　ＡＬＵ関数関数−１゜ ３９　２の補数により行われるＡＬＵ 演算。（固定小数点） ／ＩＯ絶対値決定。

４１　　正規化動作。

／１．２　　　正規化器の出力を７フ７１イルに書込む
。

４３　　浮動制御に固定。

４４　７フアイルのｒＡＪボートを Ｆ　Ｉ　ＦＯに出込む。

４５　　固定小数点フォーマツ１〜でデータをＦＩＦＯ
に書込む。

４６　　データＦＩＦＯに送られた浮動小数点仮数を丸
める。

４７　　ラッチ８０およσ８２を動作。

４８　　アドレスカウンタ両人力。

４９．５０　　待機。

５１　　ラッチ８４動作。

第６Ａ図にＪ３いて−１１２９は１０２４点高速フーリ
■変換（ＦＦＴ）を実行するどきの本発明に係る全浮動
小数点ペタ１〜ルブロセツナの動作を示づダイアグラム
である。このダイアグラムの−に部には垂直の７６個の
目盛マークが示されている。

この目盛の隣合う同士は偶数および奇数り［１ツクパル
スに相当する。図の左側にある最初の偶数クロックパル
スにおい−（，１４クロツクパルスに跨るブロック１３
４は、データメモリからＭファイルレジスタ１０２（第
４図）へのデータの取込みのためのアドレス発生器５２
（第２図）によるアドレスの発生を示し−Ｃいる。４つ
のり［コツクサイクルの後、やはり１４り［１ツクサイ
クルに跨るブロック１３６は対応するアドレスにょっ−
（指定されたデータ値のＭファイルレジスタ１０２への
取込みを示している。ブロック１３８は書込みアドレス
を書込みアドレスＦＩＦＯ６６（第２図）に取込むため
のアドレス発生器の動作を示し−Ｃおり、この場合位置
出力データ値はパイプラインにおける１０２４点ＦＦＴ
評価の間に８込まれる。ブロック１４０は、Ｍファイル
１０２から選択的に書込まれたデータに１２の乗算を行
う乗算器１０８（第４図）の動作を示しており、各乗算
は上述の２り［１ツクサイクルを要し合計では図示のよ
うに２４クロツクパルスとなる。パイプライン法は、デ
ータ読出しアドレス発生の完了前の時点におりる乗粋器
動作の開始を可能にし、装置動作、データ伝送Ｊ３よび
関数評価を速める。

ブロック１４２は、乗算器出力が乗ｖｉ器１０８（第４
図）から７フアイル１０４（第４図）にやはり２４クロ
ツクパルスぐ時間用なり方式で伝送されることを示して
いる。ブロック１４４は時間用なり方式にＪ：す２２ク
ロツクパルスでのＡＬＵ１２４（第４図）の動作を示し
ている。△ＬＵは、乗算器出力を７フアイルに蓄積じて
がら４クロツクパルス後で合計で２２回の加減算を「（
１始り−る。

そしてこの結果はブロック１４６によって示すように２
クロツクパルス後に７フアイル１ｏ４（第４図）に送り
蓄ｆｊする３、一連のデータベクトルの関数評価が完了
した後、パイプライン出力データ値がブロック１５０で
示されるように書込みデータＦＩＦＯ７８（第２図）に
書込まれ、ブロック１５２で示すように８つの書込みが
古込みアドレスＦＩＦＯ６６（第２図）アドレスを用い
てＤＭ５８（第２図）に書込まれる。第６Ｂ図は、１０
２４点ＦＦＴ用の連続パイプライン動作が１塊のブ［１
ツク１５４ににって示された１００％乗算器利用のため
に一連のデータベタ１ヘルに対してどのように重なって
いるかを示す合成ダイアグラムであり、加算器およびデ
ータメモリは２４リイクル中の２２すなわち９１．７％
使用されている。第６Ｂ図はまた装置の仕８聞の高速化
を示し−Ｃおり、一連のデータベクトルに対してパイプ
ライン中で１０２４点ＦＦＴの評価が完了づ−６２つの
垂直破線間の間隔が第６Ａ図の７６リーイクルがら２４
リイクルになった。例えば、１０２４点の複雑な［：Ｆ
Ｔ評価は４．７ミリ秒を要する。

本発明の思想の範囲内で当業者にとり本発明の全浮動点
ムク１ヘルプロセツリの多くの変形例が自明になったで
あろう。

【図面の簡単な説明】

第１図は本発明の全浮動小数点へりトルブロセツリ−の
機能的ブロック線図、第２図は本発明の全浮動小数点ム
ク１〜ルブロセツυ−のパイプライン算術ユニット制御
器の１０ツク線図、第３図は本発明の全浮動小数点ベク
トルプロセッサのインターリーブダイナミックＲＡＭデ
ータメモリのブロック線図、第４図は本発明の全浮動小
数点ベクトルプロセッサのパイプライン算術および論理
ユニツＩ〜のブロック線図、第５Δ図は本発明の全浮動
小数点ベクトルブロセッサのデータフォーマットの一例
を示η図、第５Ｂ図は同じく伯の例を示す図、第５Ｃ図
（Ｊ本発明の全浮動小数点ベタ１〜ルブロセツリのパイ
プライン算術おにび論理ユニットの）Ａ−マットの１例
を示１図、第５Ｄ図【よ同じく他の例を示づ図、第６Ａ
図は本発明による１０２４点Ｆ　Ｆ　Ｔを行うときの全
浮動小数点ベクトルプロレッザの利用を示づ図、第６Ｂ
図は同じく他の例を示ず図である。 １２・・・マスクプロセシングユニット（ＭＰＵ）１４
・・・データメモリ　１６・・・アドレスバス１８・・
・データバス ２０・・・パイプライン算術ユニット制御器２８・・・
アドレス発生器 ３６・・・パイプライン算術ユニット ／４０・・・補助Ｉ１０ボート ４９・・・メモリ制御器 ５０・・・パイプライン算術ユニット制御器５６・・・
算術および論理ユニツ１へ ６０・・・指令レジスタおよびデコーダ６４・・・アド
レス制御器 ６６・・・書込みアドレスＦＩＦＯ ６８・・・スタートアドレスレジスタ ７２・・・ＲＡＭ ７４．８０，８２．８４・・・ラッチ ７８・・・書込みデータＦＩＦＯ ８６・・・ダイナミックＲＡＭ １０２・・・Ｍフッイル　　１０４・・・Ｚファイル１
０６・・・固定／浮動小数点コンバータ１１８・・・低
値選択器　　１２０・・・高値選択器１３０・・・正規
化器 代　　理　　人　　　　　秋　　元　　　輝　　棋（（
よか１名） 第１頁の続き ０発　明　者　ラルフ・ジョーンズ アメリカ合衆国０２１５４マサチユ ーセツツ州ウオルサム・リバー ビュー・アベニュー１０３ 特開昭５９−２２６９７１θ９）

Claims (1)

1. 【特許請求の範囲】 （１）マスタプロセシングユニットと、このマスクプロ
   セシングユニットに結合され複数のアドレス可能なメモ
   リ位置を与えるための入力および出力バスを有する第１
   の手段と、前記アドレス可能なメモリ位置におい′Ｃ評
   価されるべきデータをロードするため前記第１の手段お
   よび前記マスクプロセシングユニットに結合された第２
   の手段と、前記第１の手段および前記マスクプロセシン
   グユニットに結合され複数の時間系列メモリ読出しおよ
   び書込みアドレスを与えるためおよび選択的に遅れた制
   御信号を与えるため前記マスクプロセシングユニツ１−
   と同時に動作する第３の手段と、前記第１の手段、前記
   第３の手段および前記マスクプロセシングユニットに結
   合され前記複数の時間系列メモリ読出しおよび如込みア
   ドレスの対応するものと時間同期して複数の時間系列マ
   イクロインストラクションを形成するため前記遅れ制御
   信号に応動して前記マスクプロセシングユニットおよび
   前記第３の手段と同時に動作する第４の手段と、前記第
   １の手段、前記第４の手段と結合され前記同期的に与え
   られたマイクロ指令によって前記出力バスにおける前記
   データの予め選択された複数の計算予定関数の１つを評
   価するためおよび前記複数の計算予定関数の前記選択さ
   れたものの前記評価を表わすデータ値を前記入力バスに
   与えるため前記出力バスの前記時間系列データおよび前
   記同期的に与えられたマイクロ指令に応動して前記マス
   クプロセシングユニット、前記第３の手段および前記第
   ４の手段と協働する第５の手段とをそなえ、前記第１の
   手段は前記複数の時間系列メモリ読出しアドレスの各々
   に応動して前記出力バスにおける前記メモリ読出しアド
   レスの各々にロードされた対応するデータを形成し、メ
   モリ書込みアドレスの各々に応動して前記メモリ書込み
   アドレスへの前記入力バスに対応するデータをロードす
   るようにした全浮動小数点ベクトルブロヒッザ。 （２、特許請求の範囲第１項記載のプロセッサにおいて
   、前記マスタプロセシングユニットは６８０００スーパ
   ーマイクロプロレツリーのチップである全浮動小数点ベ
   クトルプロセッサ。 （３）特許請求の範囲第１項記載のプロセッサーにＪ３
   いて、前記第１の手段はスタティックＲＡＭを右りる全
   浮動小数点ベクトルブロヒッザ。 （４）特、〆［請求の範囲第１項記載のプロセッサにＪ
   ３い−Ｃ１前記第１の手段はインターリーブダイツーミ
   ックＲＡＭを右する全浮動小数点ベクトルブ１］Ｌ７　
   　ツ　リー　。 （５う特許請求の範囲ｇｒ！４項記載のプロセッサにお
   いて、前記ダイナミックＲＡＭは前記時間系列メモリ読
   出しアドレスの各々に応じて２語を形成し且つ前記時間
   系列メモリ書込みアドレスの各々に応動して２値を受取
   る偶数および奇数バンク対に組込まれた全浮’ＩＩ＋小
   数点ベクｌ−ルブロセッザ。 （６）特許請求の範囲の第１項記載のプｌ」セツリ−に
   Ｊ３い゛’Ｃ，Ｏｒｊ記第２の手段はホストインターフ
   ェースに接続されたダイレクトメモリアクセス制御器を
   有する全浮動小数点ベクトルプロセッサ。 （７）特許請求の範囲第１項記載のプロセッサにおいて
   、前記第２の手段は前記マスクプロセシングユニットに
   接続されたＲ８−２３２インターフエースを有する仝浮
   動小数点ベク１〜ルブロレッサ。 （８）特許請求の範囲第１項記載のプロセッサにおいて
   、前記第２の手段は前記マスクプロセシングユニットに
   接続されたユニバスインターフェースを有する全浮動小
   数点ベクトルプロセッサ。 （９）特許請求の範囲第１記載のプロセッサにおいて、
   前記第２の手段は前記マスクプロセシングユニットに接
   続されたマルチパスを右する全浮動小数点ベクトルプロ
   セッサ。 （１０）特許請求の範囲第１項記載のプロセッサにｄ３
   いて、前記第１の手段に接続された少くとも２つのＩ１
   ０ポートを有する全浮動小数点ベクトルプロセッサ。 （１１）特許請求の範囲第１項記載のプロセッサにおい
   て、前記第３の手段は、前記マスクプロセシングユニツ
   １〜によってアドレス発生制御ループが」−ドされる制
   御蓄積Ｆ＜　Ａ　Ｍを持ったアドレス発生器、前記マス
   クプロセシングユニツ［へによって前記アドレス発生制
   御ループの選択された１つ°に対応するスター１へアド
   レスがロードされるスター１〜レジスタ、前記アドレス
   発生器制御蓄積ＲＡＭに接続され＋３Ｑ記選択されたア
   ドレス発生器制御ルーツに応動して前記枚数の［ｌｉ’
   ＋間系列データメモリ読出１）Ｊ５よび占込みアドレス
   を形成するアドレス発生器算術おＪ、び論理ユニットを
   有づる全浮動小数貞ベクｉ・ルプロレッザ。 （１２）特ｉｉ’ｆ請求の範囲第１１　ＪＪｊ記載のプ
   ロセッサ゛において、前記アドレス発生器算術および論
   理ユニツ１−と前記第１の手段との間に接続された泪込
   みアドレスＦＩＦＯを有する全浮動小数点ベタ１−ルブ
   ロレツリ。 （１３）特許請求の範囲第１１項記載のプロセッサにお
   いて、前記入力バスと前記第５の手段との間に接続され
   た書込みデータＦＩＦＯを有する全浮動小数点ベクトル
   プロセッサ。 （１４）特許請求の範囲第１１項記載のプロセッサにお
   いて、前記第４の手段は、前記マスタプロセシングユニ
   ットによってそれぞれが評価されるべき前記複数の計算
   予定関数の１つに対応するパイプラインルリ御シーケン
   ザマイクロ指令がコニドされるパイプライン制御シーケ
   ンサを有し、前記パイプライン制御シーケンサは前記ア
   ドレス発生器によって前記複数の係数予定関数の選択さ
   れた１つのスタートアドレスがロードされる前記パイプ
   ライン制御シーケンサを右づ−る全浮動小数点ベクトル
   プロセッサ。 （１５）特許請求の範囲第１項記載のブＩｌｌ　ｔツリ
   において、前記第５の手段は、フィートフＡワードおよ
   びフィードバック路ににってンイクロ指令制御に基づき
   選択的に相互接続されるＭレジスタファイルおよびＺレ
   ジスタファイルを有する動的構成し得る多重関数パイプ
   ライン算術ｄ′３Ｊ：び論Ｆ１！ユニツ１〜を有し、前
   記ＭレジスタファイルおよびＺレジスタフッフィルの各
   々は２人カポ−ｈ　８５よび２出カポ−１〜を有づる４
   ボート素子であり前記複数のマイクロ指令の各々に応動
   して２つの書込みＪ３よび２つの読出しを行う全浮動小
   数点ムク１〜ルブ　ｌ二１　Ｌ？　ッ　（）　。 （１６）特許請求の範囲第１５項記載のベクトルプロセ
   ッサーにおいて、前記動的に構成し得る多重関数パイプ
   ライン算術および論理ユニットは算術および論理ユニッ
   トならびに旬月ビットラッチを右し、この符号ピッｌ−
   ラッチは前記Ｚファイルと前記算術Ｊ３よび論理ユニツ
   ｌ−の間に接続され前記マイクロ指令に応動し−（前記
   算術および論理ユニッ１へにデータ依存決定作成能力を
   与える全浮動小数点ベタ１〜ルブロセツ］ノ。 （１７）一連の分離したクロック信号を形成するり１ツ
   ク手段と、評価されるべきデータベクトルを蓄積するた
   めおよび評価後のデータ値を蓄積するためのデータメモ
   リと、このデータメモリおよび１１Ｑ記クロツクに結合
   されたマスクプロセシングユニットと、前記マスタブＬ
   ＩＩ？シングユニツトに接続され口つ前記データメ七り
   に結合され前記データメモリに評価されるべき前記デー
   タベクトルをコードし評価後に前記データ値をオフコー
   ドするインターフェースと、前記データメモリおよび前
   記マスプロセシングユニットに結合され前記クロックに
   応動して各クロック信号の発生毎にデータメモリ読出し
   アドレスを与えるアドレス発生器と、前記マスクプロセ
   シングユニットに接続され且つ前記アドレス発生器に結
   合され−Ｃ前記クロックおよび前記アドレス発生器に応
   動してクロック信号の発生毎に前記複数のデータメモリ
   書込みアドレスの対応するものと共に自由にプログラム
   できる水平フォーマツ１−ビット列を有ザるマイクロ指
   令を形成するパイプライン制御シーケンサと、１ｆｆｆ
   記パイプライン制御シーケンリ゛および前記データメモ
   リに結合され前記マイクロ指令および前記クロック信号
   の各々に応動して前記複数のデータメモリ読出しアドレ
   スににって指定されるデータに複数の計算予定関数の選
   択されたものを評価するパイプライン算術および論１！
   ｌｌ！、Ｌ１．ニットとをそなえたベクトルプロセッサ
   。 （１８）特許請求の範囲第１７項記載のベクトルプロヒ
   ラ！尤において、前記アドレス発生器と前記パイプライ
   ン０術および論理ユニットの入力との間に接続された出
   込みアドレスＦＩＦＯを右するベタ１〜ルプロセツサ。 （１９）特許請求の範囲第１７項記載のプロセラＶに（
   １３いて、前記アドレス発生器は書込みデータアドレス
   を発１するものであり、前記パイプライン算術および論
   理ユニットの出力と前記データメモリとの間に接続され
   た書込みデータＩ：Ｉ　Ｆ　Ｏをさらにそなえるベクト
   ルプロレッリ”、。 （２、特許請求の範囲第１８項記載のプロセラ１〕にａ
   ３いＣ１前記書込みアドレスＦＩＦＯは前記パイプライ
   ン制御シーケンサに結合され前記全プに１グラム句能な
   水平ノＡ−マツ１〜マイクロ指令の予め選択されたビッ
   ト列によって制御されるベクトルプロセッサ。 （２、特許請求の範囲第１９項記載のプロセラＩすにＪ
   ３いて、前記書込みデータＦＩＦＯは前記パイプライン
   制御シータ−ンザに結合され前記全プロダラム可能な水
   平フォーマットマイクロ指令の予め選択されたビット列
   によって制御されるベクトルプロセッサ。 （２、特許請求の範囲第１７項記載のプロレッサにおい
   て、前記パイプライン算術Ｊ３よび論理ユニットは前記
   パイプライン制御シーケンサ−に結合されたＭファイル
   レジスタおよびＺファイルレジスタを有し、これらレジ
   スタは２人力ａ３よび２１１力を有し、前記水平フォー
   マツ１〜全プログラム可能マイクロ指令の予め選択され
   たビット列に応動して各り〔１ツクパルスの発生毎に２
   つの読出しおよび２つの書込みを行うベクトルプロレッ
   リ。 （２、特許請求の範囲第２２項記載のプロセッサにおい
   て、前記パイプライン算術および論理ユニッ１へは符号
   ラッチを介して前記７フアイルに接続された篩術および
   論理ユニットを有し、前記符号ラッチは前記全プログラ
   ム可能水平〕Ａ−マツ１〜マイクロ指令の予め選択され
   たビット列にＪ：り動作して前記算術Ｊ３よび論理コー
   ニットにデータ依存決定作成を行う符号情報を与えるベ
   クトルプロセッサ。 （２、特許請求の範囲第１７項記載のプロセッサにおい
   て、前記アドレス発生器は算術および論理ユニットを右
   し、且゛つ更に前記データメモリと前記アドレス発生器
   算術おにび論理ユニットの間に接続され前記タブ［］グ
   ラム可能な水平フォーマツ１〜マイク［］指令の予め選
   択されたピッ１−列によっｌ動しデータメ−しり出力依
   存アドレス発生を行うベクトルブ］］レッサ。 （２、特許請求の範囲第１７項記載のプロレツリ”にお
   いて、前記アドレス発生器はアドレス発生器算術−３よ
   び論理ユニットを右し、且つ更に前記パイプライン算術
   および論理ユニットと前記アドレス発生器Ｃ）術および
   論理ユニットの間に接続され、前記全プログラム可能な
   水平フォーマットマイクロ指令の予め選択されたビット
   列によって作動しパイプライン出力依存ツノドレス発生
   を行うムク１〜ルブロレツＩす。 （２、特許請求の範囲第１７項記載のベクトルブロレッ
   １すにおいて、前記パイプライン算術および論理ユニッ
   トと前記データメモリどの間に接続された書込みアドレ
   スＦＩＦＯと、前記アドレス発生器と前記書込みアドレ
   スＦＩＦＯとの間に接続されたカウンタとを有し、前記
   書込みアドレスＦＩＦＯは前記全プログラム可能な水平
   フォーマットマイクロ指令の予め選択されたビット列に
   よって作動し前記カウンタは予め定められた値までカウ
   ントダウンするベクトルプロセッサ。 （２、特許請求の範囲第１７項記載のベクトルプロセッ
   サにおいで、前記インターフェースはユニバスインター
   フェースであるベクトルプロセラ１す　。 （２、特許請求の範囲第１７項記載のプロセッサにおい
   て、前記インターフ１−スはマルチパスインターフェー
   スであるベクトルプロセッサ。 （２、特許請求の範囲第１７項記載のプロセッサにおい
   て、前記インターフェースはＲ８−２３２シリアルライ
   ンであるベクトルプロセッサ。 （３０）特許請求の範囲第１７項記載のプロセッサにお
   いて、前記データメモリに接続された少くとも２つの補
   助１１０ボートを有するベクトルブ［１セツリ。 （３１）特許請求の範囲第１７項記載のプロセッサにお
   いて、前記データメモリは偶数および奇数バンク対と並
   列に接続され前記アドレス発生器によって指定された各
   アドレスに応動して２つのデータ語を直列に与えるダイ
   ナミックＲＡＭを右するベクトルプロセッサ。 （３２）タロツクパルスを形成′す゛るクロック手段と
   、このクロック手段に結合されたンスタプロセシングユ
   ニツ１−と、前記クロック手段おＪ：び前記マスタブＩ
   Ｉ　ｔシングユニットに結合されたデーモス七りど、前
   記りｌ」ツク手段および前記マスタブ［１セシングユニ
   ツ１−に接続され前記データメモリに対りるおよび該デ
   ータメモリからのデータをコードするためダイレクトメ
   モリアクレスを行う手段と、前記マスタロヒシングユニ
   ットに並列接続され１１つ前記クロック手段および前記
   データメモリに結合されて各クロックパルスの発生毎に
   データメモリ書込みＪ３よび読出しアドレスを形成する
   第１ブロセツザと、前記マスクプロセシングユニツ１−
   および前記第１プロレツサに並列接続されて前記クロッ
   ク手段に結合され前記第１プロレツサに応動して前記デ
   ータメモリ書込みアドレスの各々と同期してクロックパ
   ルスの発生毎に水平）Ａ−マツ１−マイクロ指令を与え
   るｖ８２プロしッＶと、前記データメモリおよび前記第
   ２ブロセツリ゛に接続され且つ前記クロック手段に結合
   されて各りＤツクパルス毎に前記デーモス七り書込みア
   ドレスと前記マイクロ指令とによって指定されるデータ
   値に応動して前記データの計算予定関数を評価する制御
   可能に構成し得るパイプライン算術および論理ユニット
   とをそなえたベク］−ルプ［１１セッサ。 （３３）特許請求の範囲第３２項記載のブロレッυにお
   いて、前記バイブライン環術Ｊ３よび論理ユニッ１〜は
   マイクロ指令制御に幇づくフィード７Ａワードおよびフ
   ィードバック路ににり選択的に相互接続され得る第２レ
   ジスタおよび第２レジスタを有し各クロックパルス毎に
   レジスタファイル中に２つの書込みおよびレジスタフ７
   Ｉイルから２っの読出しを行うベクトルプロセッサ。 （３４）特許請求の範囲第３３項記載のプロセラ９にお
   いて、前記レジスタファイルの各々Ｉユ２つの入力ポー
   １−オよび２つの出力ポートを有し、前記回込みの一方
   は読出し川に指定されたアドレスであるベタ１〜ルプロ
   セツサ。 （３５）特許請求の範囲第３４項記載のプロセッサにお
   いて、前記第ルジスタファイルの前記出力ポートは、第
   ２レジスタフアイルの入力ポートの一方に接続された２
   つの出力ポートを有する２入力ポート乗算器の入力ポー
   トに接続されたベクトルブ（コレラυ−０ （３６）特許請求の範囲第３５項記載のプロセッサにお
   いて、前記第２レジスタフアイルの出カポ−１−は、こ
   の第２レジスタフアイルの入力ポートの一方に接続され
   ている１つの出力ポートを有する２人カポ−１〜算術お
   よび論理ユニットの２つの入力ポートに接続されている
   ベクトルプロセッサ。 （３７）特許請求の範［１１１第３６項記載のプロセッ
   サにＪ５いて、前記レジスタファイルの出力ポートの一
   方と前記算術および論理ユニットの間に接続されてマイ
   クロ指令制御の下に動作して前記算術および論理ユニッ
   トにデータ依存決定作成能力を与えるベクトルプロセッ
   サ。 （３８）特許請求の範囲第３７項記載のプロセッサにお
   いて、前記パイプライン算術および論理ユニットは、前
   記データメモリと前記第ルジスタファイルとの間に接続
   されマイクロ指令制御により固定および浮動フＡ−マツ
   ］−変換の一方を行う手段を有するベクトルプロセッサ
   。