JPS59226951A

JPS59226951A - Coding device of read solomon code

Info

Publication number: JPS59226951A
Application number: JP58103065A
Authority: JP
Inventors: Toshihiko Numakura; 沼倉　俊彦; Kazuo Ishida; 和雄石田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1983-06-09
Filing date: 1983-06-09
Publication date: 1984-12-20

Abstract

PURPOSE:To simplify the circuit constitution and at the same time to increase the coding speed of a read Solomon code by providing a sum arithmetic circuit, a product sum arithmetic circuit and plural exclusive OR circuits. CONSTITUTION:The digital data signal supplied to an input terminal T1 is applied to a latch circuit D1, and the output of the circuit D1 is supplied to a sum arithmetic circuit K1 and a product sum arithmetic circuit K2, respectively. The outputs of circuits K1 and K2 are supplied to latch circuits D7 and D13 via exclusive OR circuits ER3 and ER34 respectively. Thus the 1st and 2nd parity signals P1 and P2 are obtained from circuits D7 and D13 respectively and supplied to a latch circuit D14. The digital data signal sent from the circuit D1 is supplied to a latch circuit D15 together with the output of the circuit D14 via latch circuits D10-D12. Thus a code signal is obtained at an output terminal T2 by adding signals P1 and P2 to the word signals forming a unit block of the signal supplied to the terminal T1. Thus the coding speed is increased for a read Solomon code by providing circuits K1, K2, etc.

Description

【発明の詳細な説明】産業上の利用分野本発明は単−誤シ訂正リードソロモン符号の符号化装置
の改良に係わる。DETAILED DESCRIPTION OF THE INVENTION FIELD OF INDUSTRIAL APPLICATION The present invention relates to an improvement in a coding apparatus for a single-error correction Reed-Solomon code.

背景技術とその問題点従来の単−誤シ訂正リードソロモン符号の符号化装置は
、シフトレジスタを用いて符号化を行なっていたため回
路が複雑となシ価格が上昇し、しかも、符号化速度が遅
いという欠点があった。BACKGROUND TECHNOLOGY AND PROBLEMS Conventional single-error correcting Reed-Solomon code encoding devices use shift registers for encoding, resulting in a complex circuit and increased cost.Moreover, the encoding speed is low. The drawback was that it was slow.

発明の目的斯る点に鑑み本発明は、回路構成が簡単で、しかも符号
化速度の速いリードソロモン符号の符号化装置を提案し
ようとするものである。OBJECTS OF THE INVENTION In view of the above, the present invention proposes a Reed-Solomon code encoding device that has a simple circuit configuration and a high encoding speed.

発明の概要本発明によるリードソロモン符号の符号化装置は、デジ
タルデータ信号を供給してその単位ブロックを構成する
複数のワード信号の夫々和演算及び積和演算を行なう和
演算回路及び積和演算回路と、この和演算回路及び積和
演算回路の各出力Ｉ（α）、■（α２）（但しαは原始
元）の供給される第１の排他的論理和回路と、この第１
の排他的論理和回路の出力を所定値で除したデータ信号
の記憶されているメモリと、このメモリの第１の排他的
論理和回路の出力に応じたアドレスから読み出されたデ
ータ信号及び上述の和演算回路の出力の供給される第２
の排他的論理和回路とを有し、デジタルデータ信号の単
位ブロックを構成する複数のワード信号にメモリ及び第
２の排他的論理和回路よシ夫々得られた第１及び第２の
Ａ？　ＩＪティ信号を付加して生成された符号信号を得
るようにしたものである。Summary of the Invention A Reed-Solomon code encoding device according to the present invention includes a sum operation circuit and a product-sum operation circuit that supply digital data signals and perform sum operations and product-sum operations on a plurality of word signals constituting a unit block. and a first exclusive OR circuit to which each output I(α) and ■(α2) (where α is a primitive element) of the sum operation circuit and the product-sum operation circuit are supplied, and this first
A memory storing a data signal obtained by dividing the output of the first exclusive OR circuit by a predetermined value, a data signal read from an address corresponding to the output of the first exclusive OR circuit of this memory, and the above-mentioned The second circuit supplied with the output of the summation circuit
, and the first and second A? which are obtained by applying the memory and the second exclusive OR circuit to a plurality of word signals constituting a unit block of digital data signals, respectively. A code signal generated by adding an IJT signal is obtained.

斯る本発明によれば、回路構成が簡単でしかも符号化速
度の速いリードソロモン符号の符号化装置を得ることが
できる。According to the present invention, it is possible to obtain a Reed-Solomon code encoding device with a simple circuit configuration and a high encoding speed.

実施例先ず、本発明の詳細な説明する。単−誤９訂正のリード
ソロモン符号の生成多項式〇　（ｘ）は次式の様に表わ
される。但し、Ｘはガロア体の元、αは原始光である。EXAMPLES First, the present invention will be explained in detail. The generating polynomial 〇 (x) of the single-error 9-correction Reed-Solomon code is expressed as follows. However, X is the element of the Galois field, and α is the primitive light.

Ｇ（ｘ）＝（ｘ＋α）（Ｘ＋α２）　＝　Ｘ２＋（α＋
α２）ｘ＋α３　・・−＜１）符号語Ｆ　（ｘ）は次式
に示す如く情報部Ｉ（幻と検査部Ｑ　（Ｘ）の和となる
。G(x) = (x+α) (X+α2) = X2+(α+
α2)x+α3...-<1) The code word F (x) is the sum of the information part I (illusion) and the checking part Q (X) as shown in the following equation.

Ｆ　（Ｘ）　＝　Ｉ（ｘ）　＋　Ｑ（Ｘ）　　　　　・
・−・・・・・・・・・・・・・・・・・・・（２）但
し、情報部Ｉ　（ｘ）の最低次数は生成多項式〇（ｘ）
の最高次数、即ち２に等しく、検査部Ｑ（Ｘ）の最高次
数は生成多項式Ｇ（幻の最高次数よシ小さい。F (X) = I (x) + Q (X) ・
・−・・・・・・・・・・・・・・・・・・・・・(2) However, the lowest degree of the information part I (x) is the generator polynomial〇(x)
The highest degree of the checking section Q(X) is smaller than the highest degree of the generator polynomial G (phantom degree).

従って、符号語Ｆ（ｘ）は−膜性を失なうことなく、次
式の様に表わされる。Therefore, the code word F(x) can be expressed as shown in the following equation without losing its membrane character.

Ｆ（ｘ）　＝　Ｉ（ｘ）＋αｙｘ＋α２　・・・・・・
・・・・・・・・・・・・・・・・・・・・・（３）こ
こで、αｙ、α２は、標数が２で、元の数が２ｎである
ガロア体ＧＦ（２ｎ）上の任意の元である。F(x) = I(x)+αyx+α2 ・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・(3) Here, αy, α2 are Galois field GF (2n ) is any element on.

従って、情報部Ｉ（ｘ）は次式の様に表わされる。Therefore, the information part I(x) is expressed as the following equation.

Ｉ　（ｘ）工α１１ｘｎ＋α１２　ｘｎ−１＋　１１１
１１１１１１１１１＋αｉ　＜ｎ−２）ｘ２・・・・・
・・・・・・・・・・・・・・・・（４）ここで、上述
の符号語Ｆ　（ｘ）に対するシンドロームＳｌ（α）、
８２（α２）は、誤シがなけれは夫々次の様に表わされ
る。I (x) Engineering α11xn+α12 xn-1+ 111
111111111+αi <n-2)x2...
・・・・・・・・・・・・・・・・・・(4) Here, the syndrome Sl(α) for the above code word F(x),
82(α2) are expressed as follows unless there are errors.

Ｓｌ（α）＝■（α）十αｙα＋αＺ＝Ｑ　　・・・・
・・・・・・・・　（５）Ｓ２　（α２）＝　Ｉ　（ｃ
ｘ２）　＋　ａ’ｊａ２　＋　ａＺ　＝　Ｏ−−−−−
−−−−−・−（６）このシンドロームの式（５）、（
６）からαｙ及びα２を求めれば、情報部Ｉ（α）によ
シ、シフトレジスタを使用することなく符号化できるこ
とが解る。即ち次の各式が得られる。Sl (α) = ■ (α) 10 αyα + αZ = Q...
・・・・・・・・・ (5) S2 (α2)= I (c
x2) + a'ja2 + aZ = O------
−−−−−・−(6) Equation (5) of this syndrome, (
If αy and α2 are obtained from 6), it can be seen that the information part I(α) can be encoded without using a shift register. That is, the following equations are obtained.

■（α）＋αｙ＋１＋αＺ　＝　Ｑ　　　　・・・・・
・・・・・・・・・・・・・・・・　（７）■（α２）
＋αｙ＋２＋αＺ＝Ｑ　　　・・・・・・・・・・・・
・・・・・・・・・　（８）これら（７）式及び（８）
から次式が得られる。■(α)+αy+1+αZ=Q...
・・・・・・・・・・・・・・・（7）■(α2)
+αy+2+αZ=Q ・・・・・・・・・・・・
・・・・・・・・・ (8) These formulas (7) and (8)
The following equation is obtained from

■（α）＋Ｉ（α２）＝αｙ（α＋α２）・・・・・・
・・・・・・・・・・・・・・・（９）従って、α“は
次式の様に求められる。■(α)+I(α2)=αy(α+α2)・・・・・・
・・・・・・・・・・・・・・・(9) Therefore, α" can be obtained as shown in the following equation.

斯くしてαｙが求められれば、α２は次式の様に表わさ
れる。Once αy is determined in this way, α2 can be expressed as in the following equation.

αｚ＝ｌ（α）＋αｙ＋１　　・・・・・・・・・・・
・・・・・・・・・・圓次に第１図を参照して、本発明
によるリードソロモン符号の符号化装置の一実施例（単
−誤シ訂正の場合）を説明する。Ｔ１は例えば７ビツト
のパラレルのデジタルデータ信号の供給される入力端子
である。このデジタルデータ信号は単位ブロック内に１
ワード７ビツトで２４ワード含まれている。この２４個
のワード信号をＷＯ〜Ｗ２３とする。αz=l(α)+αy+1 ・・・・・・・・・・・・
. . . Ennji Referring to FIG. 1, an embodiment of a Reed-Solomon code encoding device according to the present invention (in the case of single-error correction) will be described. T1 is an input terminal to which, for example, a 7-bit parallel digital data signal is supplied. This digital data signal is 1 in a unit block.
Each word is 7 bits long and contains 24 words. These 24 word signals are designated as WO to W23.

入力端子Ｔ１に供給された斯るデジタルデータ信号はラ
ッチ回路（以下、ラッチ回路は総てＤ型フリップフロッ
プ回路にて構成される）ＤＩに供給され、その出力が夫
々和演算回路に１及び積和演算回路に２　Ｋ供給される
。和演算回路に１はラッチ回路Ｄ１よシのデジタルデー
タ信号の供給される排他的論理和回路ＢＲ１と、その出
力の供給されるラッチ回路Ｄ２と、排他的論理和回路Ｅ
Ｒ１の出力の供給されるラッチ回路Ｄ３とから構成され
ている。The digital data signal supplied to the input terminal T1 is supplied to a latch circuit (hereinafter, all latch circuits are composed of D-type flip-flop circuits) DI, and its output is input to the sum operation circuit as 1 and multiplication circuit, respectively. 2K is supplied to the sum calculation circuit. The sum operation circuit 1 includes an exclusive OR circuit BR1 to which the digital data signal from the latch circuit D1 is supplied, a latch circuit D2 to which the output thereof is supplied, and an exclusive OR circuit E.
and a latch circuit D3 to which the output of R1 is supplied.

又、ラッチ回路Ｄ２の出力は排他的論理和回路ＥＲ１に
供給される。斯くして、この和演算回路に１に得尚、Ｗ
ｉはワード信号を示す。Further, the output of the latch circuit D2 is supplied to the exclusive OR circuit ER1. In this way, this summation circuit has a value of 1, W
i indicates a word signal.

又、積和演算回路に２は次の様に構成されている。ラッ
チ回路Ｄｌよシのデジタルデータ信号の供給される排他
的論理和回路ＥＲ２と、その出力の供給される一対のα
乗算回路としてのＴマドＩＪクス回路Ｔ１及びＴ２と、
Ｔマド９２フ回路’ｒｌ、’ｒ２の各出力がそれぞれ供
給されるラッチ回路Ｄ８．−Ｄ９とから構成されている
。又、ラッチ回路Ｄ８の出力が排他的論理和回路ＥＲ２
に供給される。この積和上述の和演算回路Ｋｌ及び積和
演算回路に２の各出力は排他的論理和回路ＥＲ３に供給
される。即ち、和演算回路に１のラッチ回路Ｄ３の出力
と、積和演算回路に２のラッチ回路Ｄ９の出力とが排他
的論理和回路ＥＲ３に供給される。この排他的論理和回
路ＥＲ３の出力はラッチ回路Ｄ６を介してメモリ、即ち
ＲＯＭ　Ｍに供給される。このＲＯＭ　Ｍは１２８Ｘ８
ビツトのアドレスを有するが実際に使用するのは、ここ
では１２８Ｘ７ビツト分である。そして、とのＲＯＭ　
Ｍには、和演算回路に１の出力である■（α）及び積和
演算回路の出力である■（α２）の和Ｉ（α）＋Ｉ（α
２）を所定値α＋α２で除したデータ信号が各アドレス
に記憶されている。又、特別な例としては、生成多項式
〇（ｘ）＝（１＋ｘ）　（α＋Ｘ）を利用した場合は、
α＋α２の代シに１＋αでも良い。この場合は、回路構
成が簡単となる。Further, the product-sum calculation circuit 2 is configured as follows. An exclusive OR circuit ER2 to which the digital data signal of the latch circuit Dl is supplied, and a pair of α to which the output thereof is supplied.
T-mad IJ circuits T1 and T2 as multiplier circuits,
A latch circuit D8. is supplied with each output of the T gate 92 circuits 'rl and 'r2. -D9. Furthermore, the output of the latch circuit D8 is output from the exclusive OR circuit ER2.
supplied to The respective outputs of the above-mentioned sum calculation circuit Kl and product-sum calculation circuit 2 are supplied to an exclusive OR circuit ER3. That is, the output of the latch circuit D3, which has one sum operation circuit, and the output of the latch circuit D9, which has two product sum operation circuits, are supplied to the exclusive OR circuit ER3. The output of this exclusive OR circuit ER3 is supplied to a memory, ie, ROM M, via a latch circuit D6. This ROM M is 128X8
Although it has a bit address, what is actually used here is 128x7 bits. And the ROM with
M has the sum I(α)+I(α
2) divided by a predetermined value α+α2 is stored at each address. Also, as a special example, when using the generator polynomial 〇(x)=(1+x)(α+X),
1+α may be used instead of α+α2. In this case, the circuit configuration becomes simple.

そして、ラッチ回路Ｄ６の出力に応じて、　ＲＯＭ　Ｍ
の各アドレスに記憶されているデータ信号が読み出され
てラッチ回路Ｄ７に供給される。他方和演算回路に１の
出力Ｉ（α）がラッチ回路Ｄ４１Ｄ５を通じて排他的論
理和回路ＥＲ４に供給される。又、ＲＯＭＭよシの各ア
ドレスよシ読み出されたデータ信号がラッチ回路Ｄ７を
介してこの排他的論理和回路ＥＲ４に供給される。そし
てこの排他的論理和回路ＢＲ，の出力がラッチ回路１）
ｉａに供給される。Then, according to the output of the latch circuit D6, ROM M
The data signals stored at each address are read out and supplied to the latch circuit D7. On the other hand, the output I(α) of 1 to the sum calculation circuit is supplied to the exclusive OR circuit ER4 through the latch circuit D41D5. Further, data signals read from each address of the ROMM are supplied to this exclusive OR circuit ER4 via a latch circuit D7. The output of this exclusive OR circuit BR is the latch circuit 1)
ia.

そして、ラッチ回路Ｄ７よシ第１の・やリティ信号Ｐ１
（式（１０）のαｙに対応する）が得られ、ラッチ回路
Ｄ１３よシ第２のパリティ信号Ｐ２（式圓のα２に対応
する）が得られ、これら・やりティ信号Ｐｌ、Ｐ２はス
イッチＳＷにて切シ換えられた後、ラッチ回路Ｄ工、に
供給される。Then, the latch circuit D7 receives the first signal P1.
(corresponding to αy in equation (10)) is obtained, and a second parity signal P2 (corresponding to α2 in the equation circle) is obtained from the latch circuit D13. These parity signals Pl and P2 are connected to the switch SW. After being switched at , it is supplied to latch circuit D.

又、ラッチ回路Ｄ１からのデジタルデータ信号は、ラッ
チ回路ＤＩＯＤｌｌ　　Ｄ１２を介して、ラッチ回路Ｄ
１４の出力と共にラッチ回路Ｄ１５に供給される。Further, the digital data signal from the latch circuit D1 is sent to the latch circuit D via the latch circuit DIODll D12.
14 is supplied to the latch circuit D15.

かくして、出力端子Ｔ２には、入力端子Ｔ工に供給され
たデジタルデータ信号の単位ブロックを構成する２４個
のワード信号に、第１及び第２のｐ’？　ＩＪティ信号
ｐ１．ｐ２の付加された生成された符号信号が得られる
。尚、ＣＧはノヤリテイのアウトプットコントロール信
号発生回路であって、このコントロール信号によってラ
ッチ回路Ｄ１２及びＤ１４のラッチタイミングが制御さ
れる。Thus, at the output terminal T2, the first and second p'? IJ tee signal p1. A generated code signal with p2 added is obtained. Note that CG is a noise output control signal generation circuit, and the latch timing of the latch circuits D12 and D14 is controlled by this control signal.

第２図は上述のＴマ）　ＩＪツクス回路’ｒ１．’ｒ２
の具体回路を示したものであって、入力端子１１１〜ｔ
１７と、出力端子ｔ２１〜ｔ２７を有し、入力端子ｔ１
２〜ｔ１５は夫々出力端子ｔ２３〜２７に直接接続され
、入力端子ｔ１７が出力端子ｔ２１に直接接続される。Figure 2 shows the above-mentioned T-mass) IJTx circuit 'r1. 'r2
This figure shows a specific circuit of input terminals 111 to t.
17, output terminals t21 to t27, and an input terminal t1.
2 to t15 are directly connected to output terminals t23 to 27, respectively, and input terminal t17 is directly connected to output terminal t21.

更に、排他的論理和回路Ｅｌが設けられ、これに入力端
子ｔ１１＋ｔ１７の各入力が供給され、その出力が出力
端子１２２に供給されるようにして、構成されている。Further, an exclusive OR circuit El is provided, each input of input terminals t11+t17 is supplied to this circuit, and its output is supplied to an output terminal 122.

尚、第３図及び第４図に第１図に示したリードソロモン
符号の符号化装置の具体構成を示し、第３図及び第２図
において、第１図と対応する部分には同一符号を付して
重複説明を省略する。尚、第３図及び第４図においてＡ
〜Ｆは互いに接続される部分を示す。十Ｂは例えば５■
の電源を示す。3 and 4 show the specific configuration of the Reed-Solomon code encoding device shown in FIG. 1, and in FIGS. 3 and 2, parts corresponding to those in FIG. to omit redundant explanation. In addition, in Figures 3 and 4, A
~F indicates parts that are connected to each other. For example, 10B is 5■
Indicates the power supply.

又、ＴＧはタイミングジェネレータを示す。Further, TG indicates a timing generator.

上述せるリードソロモン符号の符号化装置によれば回路
構成が簡単で、しかも符号化速度が速く、価格の安い装
置を得ることができる。According to the Reed-Solomon code encoding apparatus described above, it is possible to obtain an apparatus with a simple circuit configuration, a high encoding speed, and a low price.

発明の効果上述せる本発明によれば回路構成が簡単でしかも符号化
速度の速いリードソロモン符号の符号化装置を得ること
ができる。Effects of the Invention According to the present invention described above, it is possible to obtain a Reed-Solomon code encoding device having a simple circuit configuration and a high encoding speed.

[Brief explanation of the drawing]

第１図は本発明の一実施例を示すブロック線図、第２図
はその一部の回路の具体構成を示す回路図、第３図及び
第４図は第１図の具体回路を示す回路図である。Ｋ□は和演算回路、Ｋ２は積和演算回路、ＥＲ３は第１
の排他的論理和回路、Ｍはメモ＋）　、　ＥＲ４は第２
の排他的論理和回路、ＳＷは切換スイッチである。FIG. 1 is a block diagram showing one embodiment of the present invention, FIG. 2 is a circuit diagram showing a specific configuration of a part of the circuit, and FIGS. 3 and 4 are circuits showing the specific circuit of FIG. 1. It is a diagram. K□ is a sum calculation circuit, K2 is a product-sum calculation circuit, and ER3 is the first
exclusive OR circuit, M is memo +), ER4 is the second
SW is a changeover switch.

Claims

[Claims]

A summation circuit and a product-summation circuit that supply digital data signals and perform summation and product-summation operations on a plurality of word signals constituting the unit block, and outputs of the summation circuit and product-summation circuit. (α), ■(α inferior) (where α is a primitive element);
a memory storing a data signal obtained by dividing the output of the first exclusive OR circuit by a predetermined value, and a data signal read from an address corresponding to the output of the first exclusive OR circuit of the memory; a second exclusive OR circuit to which the output of the summation circuit is supplied, and the plurality of word signals constituting a unit block of the digital data signal are connected to the memory and the second exclusive OR circuit; 1. An encoding apparatus for a Reed-Solomon code, characterized in that a code signal generated by adding first and second z4-ity signals, respectively obtained, is obtained.