JPS592169A - ３次元画像メモリ設定装置 - Google Patents
３次元画像メモリ設定装置Info
- Publication number
- JPS592169A JPS592169A JP11195882A JP11195882A JPS592169A JP S592169 A JPS592169 A JP S592169A JP 11195882 A JP11195882 A JP 11195882A JP 11195882 A JP11195882 A JP 11195882A JP S592169 A JPS592169 A JP S592169A
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- Japan
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- address
- memory
- dimensional
- plane
- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）＠明の技術分野
本発明は画家メモリ装置に係ｐ１とくに該メモリ空間で
１つの３次元のアドレスを指定することによＪ）％
２次元平面の複数枚よｐ成る５次元立体状に配置された
１Ｉｌｌｉ１象函を任意に読出し、誓込みできる３次元
−＋＊メモリ設定方式に関するものである。
１つの３次元のアドレスを指定することによＪ）％
２次元平面の複数枚よｐ成る５次元立体状に配置された
１Ｉｌｌｉ１象函を任意に読出し、誓込みできる３次元
−＋＊メモリ設定方式に関するものである。
（２）従来技術と問題点
従来の画像メモリ装置としては、１次元構造のＣＰＵの
メインメモリ上に画像データｆｔ展開する方式と、ディ
スク装置ｔＳに画１＃！データを展開する方式とがめる
。ところが、画貫データの４１会、データ量が美大とな
シ、画素の１つ１つをアドレス指定してからアクセスし
てい良のでは、ｖ：ｉｉＬ算する以外にアドレス１ｆｔ
−真だけでも非常に時１禰がかかり、処理能力の大きい
プロセッサを使ったとしても全体の効率は期待できなｉ
ｏさらにｌ［［＋ぶのサイズは様々でめるためメモリ臣
間ｔ−ａ効にｋうことが困娼でめった。
メインメモリ上に画像データｆｔ展開する方式と、ディ
スク装置ｔＳに画１＃！データを展開する方式とがめる
。ところが、画貫データの４１会、データ量が美大とな
シ、画素の１つ１つをアドレス指定してからアクセスし
てい良のでは、ｖ：ｉｉＬ算する以外にアドレス１ｆｔ
−真だけでも非常に時１禰がかかり、処理能力の大きい
プロセッサを使ったとしても全体の効率は期待できなｉ
ｏさらにｌ［［＋ぶのサイズは様々でめるためメモリ臣
間ｔ−ａ効にｋうことが困娼でめった。
とくに、本発明で対象とするような２次元平面の複数枚
より成る６次元立体状の画１＃面では従来方式によるｌ
１ｌｉ＋砿データの展開は考えられなかった。
より成る６次元立体状の画１＃面では従来方式によるｌ
１ｌｉ＋砿データの展開は考えられなかった。
本発明者らはアドレス＃を算をすることなく、６次元の
１つのアドレスに対応して所定の局所平面または線状平
面ｔアクセスすることによシ、比較的簡単に処理できる
ことに着目したものである。
１つのアドレスに対応して所定の局所平面または線状平
面ｔアクセスすることによシ、比較的簡単に処理できる
ことに着目したものである。
（３）発明の目的
本発明の目的は５次元の１つのアドレスを指定すること
で任意の局所平面または線状平面を同時にアクセスする
ことによｐ高速−１象処理を可能とし、かつメモリ空間
の利用効率を高めるよりにした５次元ｕｉｒ＋ａメモリ
設定方式を提供することでおる。
で任意の局所平面または線状平面を同時にアクセスする
ことによｐ高速−１象処理を可能とし、かつメモリ空間
の利用効率を高めるよりにした５次元ｕｉｒ＋ａメモリ
設定方式を提供することでおる。
（４）発明の構成
前日己目的を達成するため、本発明の６次元ｌ［ｋｉ慮
メモリ設定方式は図形−臓や図形処理用の２次元平面状
の画像データを格納し、ＩＣメモリ素子で構成される画
１１メモリ装置において、３次元の１つのアドレスを指
定することによシ、２次元平面の複数枚よｐ成ｐ３次元
立体状に配置された画慮面の任意の局所平面または線状
平面の画素アドレスを並列にアクセスできる手段と、画
像サイズと前記枚数に応じて複数槙頑に構成を変化でき
る手段とを具えたことを特徴とするものでるる。
メモリ設定方式は図形−臓や図形処理用の２次元平面状
の画像データを格納し、ＩＣメモリ素子で構成される画
１１メモリ装置において、３次元の１つのアドレスを指
定することによシ、２次元平面の複数枚よｐ成ｐ３次元
立体状に配置された画慮面の任意の局所平面または線状
平面の画素アドレスを並列にアクセスできる手段と、画
像サイズと前記枚数に応じて複数槙頑に構成を変化でき
る手段とを具えたことを特徴とするものでるる。
（５）発明の−Ｉ４施例
本発明の原理を述べると、６次元の全メモリ空間ＣＸ、
Ｙ、Ｚ）において、画１象データの１つのアドレス（＋
ｔｙ＋ｇ）を指定することに１６．任意の１１ｉｉｉｉ
慮位置におけるたとえばｎＸｎ局所平面または１×−の
線状平面を並列アクセスする。そして同一アドレスの対
象となる多数の１１！ｌｉ索ゲータがナベて異なるメモ
リモジュールに格納されるように、モジュール＃ｌｌ当
て関数μ（”＋Ｆ＊廖）’を設けて並列処４を行なう。
Ｙ、Ｚ）において、画１象データの１つのアドレス（＋
ｔｙ＋ｇ）を指定することに１６．任意の１１ｉｉｉｉ
慮位置におけるたとえばｎＸｎ局所平面または１×−の
線状平面を並列アクセスする。そして同一アドレスの対
象となる多数の１１！ｌｉ索ゲータがナベて異なるメモ
リモジュールに格納されるように、モジュール＃ｌｌ当
て関数μ（”＋Ｆ＊廖）’を設けて並列処４を行なう。
μ（ｚ＊ｙｔ廖）−（ｚ＋ｐν）／／’Ｉｔ＠（ｊ
（１）ただし、ｌは歪畝除鼻の剥除を求めるこ
とを意味し、’Ｉ）”ｑは同時にアクセスできるメモリ
モジュール数でめる。ここでｐはＸが１つ増すのに対し
Ｖが幾つ増すかを示すパラメータで弗る。
（１）ただし、ｌは歪畝除鼻の剥除を求めるこ
とを意味し、’Ｉ）”ｑは同時にアクセスできるメモリ
モジュール数でめる。ここでｐはＸが１つ増すのに対し
Ｖが幾つ増すかを示すパラメータで弗る。
第１図は式（１）のモジニール割当て関数μ（ｇ＋ｙ＋
ｇ）の説明図である。ここでは露＝０としてＸ。
ｇ）の説明図である。ここでは露＝０としてＸ。
Ｖ平面の−１）−を考える。
１ｆｆＪ図は画１象メモリ上の画ＡアドレスＺ、ｌ／を
横軸。
横軸。
縦軸にとシ、式（１）によｐ求めたメモリモジュールの
番号ｔ−１０進数で示したものである。
番号ｔ−１０進数で示したものである。
たとえば、ｇｊ工０．１と３７ ＝０．１，２．３
と組合せたアドレスに対し、１＠Ｑ””Ｂとして式（１
）に代入し、図の■の局所平面、＠の線状平面に示すよ
うに、何れも異なるモジュール番号０〜７の組合せが漫
られる。この２つの半画はＩｄｊｌ］！メモリ上のどこ
から切出しても同じ組合せが得られるという特徴が必る
。
と組合せたアドレスに対し、１＠Ｑ””Ｂとして式（１
）に代入し、図の■の局所平面、＠の線状平面に示すよ
うに、何れも異なるモジュール番号０〜７の組合せが漫
られる。この２つの半画はＩｄｊｌ］！メモリ上のどこ
から切出しても同じ組合せが得られるという特徴が必る
。
この局所平面Φ、線状乎面＠はその９５の１つの代諌ア
ドレス、たとえば前者の左上端のアドレス。
ドレス、たとえば前者の左上端のアドレス。
淡者の左端のアドレスをアクセスすることにより、並列
に複数データがアクセスされるから、多量の画一データ
、たとえば本発明の５次元画慮データの効率的処理に適
する。
に複数データがアクセスされるから、多量の画一データ
、たとえば本発明の５次元画慮データの効率的処理に適
する。
また、線状平面＠はシリアルｍ＋ａデータを高速に峨込
むのに適しており、局所平面■は本画慮メモリを続出し
て平滑化、２１１［化等の画像処理を行なうのに適した
ものである。
むのに適しており、局所平面■は本画慮メモリを続出し
て平滑化、２１１［化等の画像処理を行なうのに適した
ものである。
・ 久に拭（すで割当てられたメモリモジュールの
何膏目のアドレスの中にｍｓデータｔ−格納すべきかを
決定するアドレス割当て関数α（ｒＩＪｙ＆＊ｇ）を考
える。
何膏目のアドレスの中にｍｓデータｔ−格納すべきかを
決定するアドレス割当て関数α（ｒＩＪｙ＆＊ｇ）を考
える。
α（！ｌｙｔｇ）＝（ａ’／２）＋（１／／４）２Ｋ
（２）ただし、／は！！ｊ！、畝除真の商を求め
ることを意味し、Ｋは１慮メモリ上の目己憶容量に関連
して決定される。
（２）ただし、／は！！ｊ！、畝除真の商を求め
ることを意味し、Ｋは１慮メモリ上の目己憶容量に関連
して決定される。
さらに、画１砿サイズと枚故に応じてメモリ構造を＝ｒ
変にできるように、式（２）を変形し、α（３１Ｆ１ｇ
）＝（”／２）＋（ｆ／４）２”＋（Ｚ）２
（ａ）ここで、たとえばに＝５＋４ （ｉ ｅ、構造
可変パラメータ）とする。これによシ、本発明で対象と
する２方向に複数画面ｔ−Ｖする６次元画１戚メモリに
対応することができる。
変にできるように、式（２）を変形し、α（３１Ｆ１ｇ
）＝（”／２）＋（ｆ／４）２”＋（Ｚ）２
（ａ）ここで、たとえばに＝５＋４ （ｉ ｅ、構造
可変パラメータ）とする。これによシ、本発明で対象と
する２方向に複数画面ｔ−Ｖする６次元画１戚メモリに
対応することができる。
第２図は式（２） Ｉ （３）のアドレス割当て関数α
（卯。
（卯。
ｙ＋ｇ）の説明図でめる。
同図は、４１図に示したアドレスＱＤ＋’ｊＩ面に分布
して示され、かつ前日己局所乎面■、＃ｌ状平面Ｑ内に
それぞれＳ、なる番号によ９度まれるメモリモジュール
（Ｕ〜７）のアドレス構成を示す。
して示され、かつ前日己局所乎面■、＃ｌ状平面Ｑ内に
それぞれＳ、なる番号によ９度まれるメモリモジュール
（Ｕ〜７）のアドレス構成を示す。
ナなわら、ｚ＝０としたアドレスｘ、ｙ面において、第
１図の局所平面ψに対応し、たとえば代餞アドレス（ｚ
＋ｙ）＝（０＋Ｏ）すなわちｅ ｇ＝＝Ｑ ｔ １と
Ｖ二０．１．２．５とを組合せたアドレスに対し、式（
２）に代入してアドレスを１０進奴で示すと、配列Ｏが
得られ全部０となる。次の代表アドレス（２＋＊ｙ）＝
（ｉｔｏ）すなわち、 ＠＝ｗｌ、 ２と１＝０．１，
２．５と組合せたアドレスに対しては、配列［相］が得
られ布間が１″となる。このように、代表アドレス２の
偶数アドレスに対しては同値のアドレス、奇数アドレス
に対しては右に＋１したアドレスが示される。
１図の局所平面ψに対応し、たとえば代餞アドレス（ｚ
＋ｙ）＝（０＋Ｏ）すなわちｅ ｇ＝＝Ｑ ｔ １と
Ｖ二０．１．２．５とを組合せたアドレスに対し、式（
２）に代入してアドレスを１０進奴で示すと、配列Ｏが
得られ全部０となる。次の代表アドレス（２＋＊ｙ）＝
（ｉｔｏ）すなわち、 ＠＝ｗｌ、 ２と１＝０．１，
２．５と組合せたアドレスに対しては、配列［相］が得
られ布間が１″となる。このように、代表アドレス２の
偶数アドレスに対しては同値のアドレス、奇数アドレス
に対しては右に＋１したアドレスが示される。
Ｋの１直Ｖよメモリモジュールの記憶容量に関連し、た
とえばに＝５＋（，１ｉ＝２とすれば、代表アドレス（
、ｙ）−（０１４）では配列・に示すように全部アドレ
ス１２８が示される。
とえばに＝５＋（，１ｉ＝２とすれば、代表アドレス（
、ｙ）−（０１４）では配列・に示すように全部アドレ
ス１２８が示される。
このようにして、代表アドレス２がｌ＃Ｉ＆故か奇数に
よｐ同１直、“または右に＋１することによシ、画像デ
ータを格納するアドレスを決定することができるもので
める。
よｐ同１直、“または右に＋１することによシ、画像デ
ータを格納するアドレスを決定することができるもので
める。
このｚ−Ｏのアドレス’Ｅ’ｔｆ面に対し、さらに複故
檀頑のｌｉＩ！ｉ鑵メモリまたは６次元画像メモリを設
定するため、式（３）において、Ｋ＝５＋ｓとして２＝
１．２，３．に対応し図示のアドレスが設定される。
檀頑のｌｉＩ！ｉ鑵メモリまたは６次元画像メモリを設
定するため、式（３）において、Ｋ＝５＋ｓとして２＝
１．２，３．に対応し図示のアドレスが設定される。
第６図は上述のＪＪＫ琥に従う本発明の実施例の構成説
明図で６る。
明図で６る。
同図において、３次元画１象メモリとして、第２図にア
ドレス設定しｌｔメモリモジュール（−〇〜す７）１２
１〜１２８を並列に配置１ｊシ、これらの前にアドレス
生成回路１１を設ける。このアドレス生成回路１１に１
つの基準アドレスを指定して入力し、さらにｉの値と２
局所乎面か線状平面かのモードｔ−摺示し、＃述のよう
に式（１）のモジュール割当て関数と式（３）のアドレ
ス割当て関ａｋ用いて、メモリモジュール１２１〜１２
ｇを並列アクセスし、画ＩＩデータをルーティング回路
１６に入れる。ここでは４１図に示すように、局所平面
■ではそのアドレスに↓シメモリモジュール番号の順序
が異なるから、これを所定Ｉ臓の画家データバスに出力
するために並べ換える。これらのアドレス生成回路１１
．メモリモジュール１２１〜１２ｇおよびルーティング
回路１６に対して、続出し、４込み、切換え等の制御タ
イミ／グを与えるため、イネーブル回路割１ｉ１４１回
路１４によシイネーブル信号や制御信号を与える。
ドレス設定しｌｔメモリモジュール（−〇〜す７）１２
１〜１２８を並列に配置１ｊシ、これらの前にアドレス
生成回路１１を設ける。このアドレス生成回路１１に１
つの基準アドレスを指定して入力し、さらにｉの値と２
局所乎面か線状平面かのモードｔ−摺示し、＃述のよう
に式（１）のモジュール割当て関数と式（３）のアドレ
ス割当て関ａｋ用いて、メモリモジュール１２１〜１２
ｇを並列アクセスし、画ＩＩデータをルーティング回路
１６に入れる。ここでは４１図に示すように、局所平面
■ではそのアドレスに↓シメモリモジュール番号の順序
が異なるから、これを所定Ｉ臓の画家データバスに出力
するために並べ換える。これらのアドレス生成回路１１
．メモリモジュール１２１〜１２ｇおよびルーティング
回路１６に対して、続出し、４込み、切換え等の制御タ
イミ／グを与えるため、イネーブル回路割１ｉ１４１回
路１４によシイネーブル信号や制御信号を与える。
（６）＠明の幼果
以上説明したよ５ｉＣ，本発明によれば、６次元の１つ
のアドレスを指定することにより、２次元平面の４１数
枚より成り３次元立本状に配置されたｍ＋象面の任意の
局所平面または線状平面を並列アクセスし、画１＃ティ
ズとｍ起孜献に応じて複赦檀頑の画面構成ｔ−変化６せ
るものでめる。これにょシ、６次元画１象メモリのよう
な美大なデータ電を要する場合でもａ雑なアドレス生成
回路４！１．することなく、１りのアドレスのみで局所
平面または線状平面の画素アドレスに並列にアクセスで
きるかり、３次元１慮メモリや複数−面メモリ金容易に
かつ短時間に実現することができる。
のアドレスを指定することにより、２次元平面の４１数
枚より成り３次元立本状に配置されたｍ＋象面の任意の
局所平面または線状平面を並列アクセスし、画１＃ティ
ズとｍ起孜献に応じて複赦檀頑の画面構成ｔ−変化６せ
るものでめる。これにょシ、６次元画１象メモリのよう
な美大なデータ電を要する場合でもａ雑なアドレス生成
回路４！１．することなく、１りのアドレスのみで局所
平面または線状平面の画素アドレスに並列にアクセスで
きるかり、３次元１慮メモリや複数−面メモリ金容易に
かつ短時間に実現することができる。
第１図、第２図は本発明の原理説明図、第５図は本発明
のＡ１例（Ｚ）ｌＩｌ成説明図であ夛、図中、１１はア
ドレス生成１［ａｌ路、１２五〜１２ａはメモリモジュ
ール、１３はルーティング回路、１４はイネーブル回路
制０４回路を示−す。 第１図 −５ 第３図 第２図
のＡ１例（Ｚ）ｌＩｌ成説明図であ夛、図中、１１はア
ドレス生成１［ａｌ路、１２五〜１２ａはメモリモジュ
ール、１３はルーティング回路、１４はイネーブル回路
制０４回路を示−す。 第１図 −５ 第３図 第２図
Claims (1)
- 図形認識や図形処理用の２次元平面状のｖＩｉＪ澹デー
タを格納しＩＣメモリ素子で構成されるｌ１Ｉｊ像メモ
リ装置において、５次元の１つのアドレスを指定するこ
とによシ、２次元平面の複数枚よｐ成シ３次元立体状に
配置され九ｍ慮面のｌｌｆ：意の局所平面または線状平
面の画素アドレスを並列にアクセスできる手段と、画摩
ナイズと前記枚数に応じて複数槙頑に構成を変化できる
手段とを具えたことを％倣とする３次元画像メモリの設
定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11195882A JPS592169A (ja) | 1982-06-29 | 1982-06-29 | ３次元画像メモリ設定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11195882A JPS592169A (ja) | 1982-06-29 | 1982-06-29 | ３次元画像メモリ設定装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS592169A true JPS592169A (ja) | 1984-01-07 |
| JPH059831B2 JPH059831B2 (ja) | 1993-02-08 |
Family
ID=14574411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11195882A Granted JPS592169A (ja) | 1982-06-29 | 1982-06-29 | ３次元画像メモリ設定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS592169A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007096320A (ja) * | 2005-09-28 | 2007-04-12 | Ind Technol Res Inst | 発光装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5439098A (en) * | 1977-08-31 | 1979-03-24 | Kyowa Hakko Kogyo Co Ltd | Mitomycin c derivatives |
| JPS54148439A (en) * | 1978-05-15 | 1979-11-20 | Toshiba Corp | Information memory unit |
| JPS55124189A (en) * | 1979-03-20 | 1980-09-25 | Nippon Electric Co | Image storage unit |
-
1982
- 1982-06-29 JP JP11195882A patent/JPS592169A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5439098A (en) * | 1977-08-31 | 1979-03-24 | Kyowa Hakko Kogyo Co Ltd | Mitomycin c derivatives |
| JPS54148439A (en) * | 1978-05-15 | 1979-11-20 | Toshiba Corp | Information memory unit |
| JPS55124189A (en) * | 1979-03-20 | 1980-09-25 | Nippon Electric Co | Image storage unit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007096320A (ja) * | 2005-09-28 | 2007-04-12 | Ind Technol Res Inst | 発光装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH059831B2 (ja) | 1993-02-08 |
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