JPS59214718A - 組合せ計量機の組合せ選定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、菓子、果物、野菜などのように個々の重量
にバラツキのある物品（以下、塊状物と記す〕ヲ、はぼ
一定重量となるように、複数個ひと甘とめにして袋詰め
などを行なう際に使用される、組合せ計量機の組合せ選
定回路に関する。

個々の重量にバラツキのある塊状物を、設定型量分だけ
ひとまとめにしようとしても、目標重量との間に誤差が
生じる。このため、常にできるだけ設定重量との誤差を
少なくしてひとまとめにするためのものとして従来よシ
組合せ計量機が用いら力ていた。

この種の従来の組合せ計量機では、第１図に示すように
複数の計量ホッパ１．〜１ｎに複数の塊状物を順次供給
し、各計量ホッパ１．〜１ｎごとに設けた計量器２１〜
２ｒｆＣよって、収容さ九た被計量物をそれぞれ計量す
る。そして、各計量器２１〜２＋１の計量値を組合せ選
定回路３に入力して、ｎ個の計量ホッパから１個をとる
組合せｎ　Ｃ１からｎ（［−とる組合せ、Ｃｎｔでのす
べての組合せごとの組合せ重量を演算する。そして演算
によって得られたすべての組合せ重量のうちから、目標
重量との差が最も小となる計量ホッパの組合せを選定し
てひとまとめにしている。しかしてこの組合せ演算は、
各計量値をシリアル制御によって一定タイミングで入力
して順次演算して行なっている。

しかしてこの方法では、例えば計１＃ホッパ１１．１７
．１８．１４の４個の組合せ重量が目標重量に達してい
る場合には、１１ｔ　１！、１ｇ、１４を含む他の組合
せ重量は１ｔ　、’１ｔ　、ｉｓ、１４の組合せ重量よ
シ必ず大となるため、１１．１□、１１．１４ヲ含む他
の組合せ演算はすべて無駄となる。同様に例えば計量ホ
ッパ１１．１い１８の３個の組合せ重量が目標重量に達
した場合には、１い１３．１．を含む他の組合せ重量は
ｉ、、１．、ｉｓの組合せ重量よシ必ず大となるため、
１１、Ｌ％　１ｇ　を含む他の組合せ演算はすべて無駄
となる。しかるに従来の組合せ選定回路では、上記のよ
うにすべての組合せを演算していたため、例えばある３
個の組合せで目標重量に達した後も、順次他の計量値を
入力して演算しなければならず、演算時間が非常に大と
なる欠点があった。

不発明は上記の欠点を改め演算時間を短縮した組合せ目
爺様の組合せ選定回路を提供することを目的としている
。

以下、図面に示す本発明の一実施例について説明する。

第２図は本発明の一実施例を示している。

同図において、１１１〜１１．は訃音・ホッパ１１〜１
ｎに供給された被計量物の重量を計１する計量機２１〜
２ｒｌ　からの計量値信号をそｈそれ記憶する記憶回路
、１２１〜１２１１はスイッチ群、１３はスイッチ群１
２、〜１２．を制御して組合せノぐターンに基いてスイ
ッチ群１２．〜１２１１を選択して１つずつ順次オンさ
せるスイッチ制御回路である。

スイッチ制御回路１３は、１〜ｎの出力端子からクロッ
ク入力ごとに６１”が１からｎへとシフトして出力され
るライン選択用シフトレジスタ１４と、１〜ｎの出力端
子から１を最下位桁として２進数をクロック入力ごとに
１アツプして出方する組合せパターン作成用カウンタ１
５と、ライン選択用シフトレジスタ１４及び組合せパタ
ーン作成用カウンタ１５の各１−ｎの出方の論理＆”ｒ
とってスイッチ群１２．〜１２．’！ｒそｔぞれオンさ
せるアンドゲート群１６とによって構成されている。

１７は目標重量を設定する目標重量設定回路、１８はレ
ジスタ１９に一時記憶さｔ′また値からスイッチ群１２
．〜１２１１を介して入力される記憶回路１１、〜１１
ｒＩのいずｈかの計量値を順次減算する減算器、１９は
スイッチ２０を介してまず目標重量設定回路１７の目標
′ｊｌｒｔを記憶して減算器１８へ出力し、減算器１８
の出力値をスイッチ２１を介して記憶すると共に、記憶
値が負になるとノア回路２２へ棒性検知信号″′１”を
出力するレジスタ、２３はレジスタ１９の記憶値が零の
場合に零検知信号°゛１″をノア回路２２へ出力する零
検知回路、２４はノア回路２２の出力とパルス信告。

とが入力し、レジスタ１９の記憶値が零又は負でない場
合にパルス信号ψ、を通過させてスイッチ２１をオンさ
せるアンド回路である。

２５は最大値設定回路２６に予め設定さｆ１７’ｃ最大
値をスイッチ２７ｔ−介して記憶し、アンド回路２８の
出力″′１＃が生じるとオンするスイッチ２９を介して
レジスタ１９の記憶値の絶対値を更新記憶する旧結果記
憶回路である。

３０はレジスタ１９の記憶値の絶対値と旧結果記憶回路
２５の記憶値の絶対値とを比較し、レジスタ１９の方が
小の場合に出力をアンド回路２８へ生じる比較器である
。

３１はパルス信号ψ８とインバータ３２を介してノア回
路２２の出力とが入力するアンド回路、２８は比較器３
０とアンド回路３１の出力が入力し、スイッチ２９をオ
ンさせる信号及び組合せ記憶回路３６ヘラツチ信号を出
力するアンド回路、３３はアンド回路３１の出力又はラ
イン選択用シフトレジスタ１４のオーバーフロー出力が
入力すると、ｍ合せパターン作成用カウンタ１５のクロ
ック入力端子及びシフトレジスタ１４．３４のロード入
力端子へ出力を生じるオア回路である。

３４はクロック入力ごとに出力端子１〜ｎから、１から
ｎ方向に６１＃が増加して出力する組合せ結果選択用シ
フトレジスタ、３５は組合せノ４ターン作成用カウ・ン
タ１５及び組合せ結果選択用シフトレジスタ３４の各１
〜ｎ出力の論理積をとるアンドダート群、３６はアンド
回路２８の出力″１＃が生じたときのアンドダート群３
５の１〜ｎの出力端子の出力状態をラッチする組合せ記
憶回路である。

３７は組合せパターン作成用カウンタ１５のキャリー出
力が入力するインバータ、３８はインノ々−夕３２の出
力が入力するインノ々−タ、３９はインバータ３７．３
８及びパルス信号ψ１が入力し、インバータ３７．３８
の出力が１″の間、・リレス信号ψ１ヲシフトレジスタ
１４．３４のクロック入力端子に入力させるアンド回路
、４０はライン選択用シフトレジスタ１４のオー／＜−
フロー出力及び組合せパターン作成用カウンタ１５のキ
ャリー出力の論理積をとってＥＮＤ信号を出力するアン
ド回路である。々おライン選択用シフトレジスタ１４の
オーバーフロー出力はオア回路３３へ入力すると共に、
スイッチ２０をオンさせる信号としても使われる。

パルス信号ψ１、ψ７、ψ、は第３図に示すように同一
周波数で位相がずれている。

次に上記実施例の動作を説明する。

（１）計１ホッパ１．〜１ｎ　に供給された被計量物の
重量はそわぞれ計量機２．〜２ｎ　で計量さ力、各計量
値はそれぞれ記憶回路１１．〜１１ｎに記憶される。

スタート信号によって組合せツヤターン作成用カウンタ
１５は初期セットさ力て１〜ｎの出力はすべてＯ″　に
なる。捷た、このスタート信号によってスイッチ２７が
オンし、旧結果記憶回路２５に（ｄ最大値が記憶される
。また前回終了時のライン選択用シフトレジスタ１４の
オーツぐ−フロー出力によってスイッチ２０がオンして
し・ゾスタ１９には目標重量設定回路１７の目標重量が
記憶される。甘だこのオーバーフロー出力はオア回路３
３を介して組合せ結果選択用シフトレジスタ３４及びラ
イン選択用シフトレジスタ１４のロード入力端子に入力
し、このためシフトレジスタ３４．１４は初期セットさ
れて両者の出力端子１のみが６１＃、他が０”になって
いる。

（２）　　レジスタ１９には前記の如く正の値である目
標重量が記憶されているので、ノア回路２２の出力はｌ
″である。このためインバータ３８の出力は１”である
。甘だ組合せ／やターン作成用カウンタ１５のキャリー
出力は０”であるから、インバータ３７の出力も１＃で
ある。このためパルス信号ψ１はアンド回路３９を辿っ
てシフトレジスタ１４．３牛のクロック入力端子に入力
する。

このため、ライン選択用シフトレジスタ１４の出力は・
・？ルス信号ψ１に対応して出力”１〃が出力端子１か
らｎ側へとソフトされる。また組合せ結果選択用ソフト
レジスタ３４の出力は、・クルス信月ψ１に対応して出
力゛１″が出力端子１からｎ１則へと１つずつ増えてい
く。

（３）シかして、組合せノぐターン作成用カウンタ１５
の出力けすべて０”であるから、アンドダート１６の出
力はすべて０＃である。このため、スイッチ群１２１〜
１２−はすべでオフのままになっている。このため減算
器１８へ記憶回路１１１〜１１ｎ（１）計量信号は入力
しカいので、レジスタ１９の（ハ）容は１材１量が保持
される。

（４）　　ライン選択用シフトレジスタ１４の出力端子
ｎがｌ＃になった後、次のクロック入力時にオーバーフ
ロー出力が１１１　″となシ、このターンぐ−フロー出
力はオア回路３３を・介して７フトレソスタ１４．３４
のロード入力端子に入力して初期セットすると共に、カ
ウンタ１５のクロック入力端子に入力してカウンタ１５
の内容は１アツプする。

（５）　　このようにしてオーバーフロー出力１１１＋
１が入力するたびにカウンタ１５け２進数で１から１つ
ずつアップし、第４図に示すように出力状態が変化する
。

（６）例えば、カウンタ１５の出力が第５図（ｂ）のよ
うに出力端子１，２，４．５．８．・・・・・・のみが
１″になっているとすると、ソフトレジスタ１４の出力
″１″は出力端子１からｎへとシフトされるので、出力
端子１が１”のとき、カウンタ１５の出力端子１の出力
″１″との論理積によってアンドダート群１６はスイッ
チ１２１をオンさせる。すると記憶回路１１．に記憶さ
力た削１ｆ値が減算器１８へ入力してレジスタ１９に記
憶されている目標重量から減算さする。レジスタ１９の
記１意値は正の値であるからノア回路２２の出力は“１
″となっているため、ノクルス信号ψ２はアンド回路２
４を辿鍋してスイッチ２１′ｆ−オンさせる。このため
＃算器１８からの減算結果が目標別霜に代ってレジスタ
１９に記憶される。

次にシフトレジスタ１４の出力端子２が“１”になると
、スイッチ１２．がオンして同様にレジスタ１９の内容
から記憶回路１１□に記憶された計量値が減算さｈ、以
下同様にシフトレジスタ１４の出力端子４，５．・・・
・・・がｌ’ｌｌＦ、になる度に同様の減算が行なわｈ
る。

（７）そして、順次減算が行なわれ例えばシフトレジス
タ１４の出力端子５が１＃になって記憶回路１１．の言
１量値がさらに減算されたときにレジスタ１９の内容が
零又は負になったとすると、零検知回路２３から零検知
伯号″′１″又はレジスタ１９から極性検知信号″１＃
が出力さｈ１ノア回路２２の出力は０″となるため、以
降アンド回路２４はノやルス信号ψ、をスイッチ２１へ
通過させなくなる。

レジスタ１９の内容は比較器３０によって旧結果記憶回
路２５に記憶された最大値と比較される。

レジスタ１９の出力値の絶対値が小の場合にｄ比較器２
３から出力が生じる。件た零検知信号又は極性検知信号
が出力されるとアンド回路３１ヘスカするインバータ３
２の出力は′１＃となるので、ｔ４’ルス信号ψ、がア
ンド回路３０を通過してアンド回路２８から出力が生じ
、このためスイン５２８がオンして旧結果記憶回路２５
にはレジスタ１９の出力値が記憶されると共に、組合せ
記憶回路３６の内容がラッチされる。組合せ記憶回路３
６には組合せパターン作成用カウンタ１５の出力と糺合
せ結果選択用シフトレジスタ３４の出力との論理積がア
ンドゲ−ト群３５からυ４．力されている。

シフトレジスタ３４の出力は１″が出力端子１から５ま
で第５図ＩＱ）のように１つずつ熔１えて出力されてい
るから、組合せ記憶回路３６にｌ−を第５図（ｄ）のよ
うに減算器１８へ入力した計謀ホッパに対応したアンド
ゲート群３４の出力端子１．２．４．５が１＃、仙が”
ｏ”の状態（即ち１１量ホツパ１１．１７．１４．１．
の組合せ）が記憶される。

（８）　　また零検知信号又は榛性検知化焉が出力され
ると、インバータ３２の出力が１″となるので、このた
めインバータ３８の出力がＯ″となシ、パルス信号ψ、
はアンド回路３９を通過しなく々る。

七りと共に、ノ七ルス信号ψ、によってアンド回路３１
の出力″′１″がオア回路３３を通ってシフトレジスタ
１４．３４のロード入力端子へ入力して初期セットされ
、且つ組合せパターン作成用カウンタ１５のクロック入
力端子に入力して内容を１アツプさせる。またシフトレ
ジスタ１４は初期セットさ−るとオーバーフロー出力が
生じてスイッチ２０がオンし、レジスタ１９には再び目
標重量がｇ己憶さｔｒる。

（９）　　目標ｉｉ−量が記憶さｎ、ると零検知信号又
は極性検知イぎ号は出力さねなくなるので、インバータ
３８の出力は１”になる。またアンド回路２４は規制解
除きｎる。従って、パルス信号ψ、はアンド回路３９を
通ってシフトレジスタ１４．３４のクロック入力端子に
入力し、パルス信号ψ、はアンド回路２４を通ってスイ
ッチ２１をオンさせる。

このためシフトレジスタ１４の出力″１“が出力端子１
からｎ方向へとシフトされるに従って、第６図の如くカ
ウンタ１５のエアラグした出力状態による組合せに基い
て、同様に目標重量から各計量値がレジスタ１９の内容
が零又は負になる甘で順次減算される。

（１０）　　このようにカウンタ１５が１アツプするご
とにシフトレジスタ１４でスキャンして減算を行ない、
減算結果が零又は負になると旧結果と比較器２９で比較
さｈ１絶対値が小の場合にはそのし・ゾスメ１９の出力
値が旧結果記憶回路２５に更新記憶され、組合せ記憶回
路３６にその組合せが更新記憶される。

Ｑη　このようにしてカウンタ１５の出力端子全部が１
”になるまで減算、比較が行なわれ、さらに１アツプし
てカウンタ１５からキャリー出力１が生じたとキ、シフ
トレジスタ１４のオーバーフロー出力″１＃が生じると
、アンド回路３３からＥＮＤ信号が出力さね、組合せ選
定が終了する。

α■　この結果、組合せ記憶回路３６に最終的にランチ
さねた組合せによる複数の計部ホラ・セが解放され、そ
わらから排出された被計量物がひとまとめにされる。排
出後は再びそわらの計量ホッパには被計量物が供給され
、再びスタート信号が生じて次の糺合せ選定が々される
。

なお上記実施例では、目標重量からの減算した減算結果
が零又は負になると演算を打ち切るようにした場合を示
しているが、第７図の如く加算器４１によって各計量値
を順次加算し、し・クスタ４２に記憶した加算結果と目
標重量設定回路１７に設定された目標重量とを比較器４
３で比較し、加算結果が目標重量に等しいか大になった
ときに生じる比較器４３の出力″１″を、前記実施例に
おける零検知信号あるいは極性検知信号と同様に用いる
ことによって、第２図の回路と同様の動作を辿せること
もできる。

組合せ演舞において、組合せ重量が目標重量に達した場
合はその組合せの計量ホッパを含んだ他のすべての糺合
せ演算をしなくて済むので、演算時間を大幅に短縮でき
る。

【図面の簡単な説明】

第１図は従来の組合せ計量機の組合せ選定装置を示す概
略構成図、第２図は本発明の一実施例を示すブロック図
、第３図はパルス信号ψ１、ψ２、ψ、のタイムチャー
１−１第４図は組合せ・ぐターン作成用カウンタの出力
状態を示す図、第５図（ａ）はライン選択用シフトレジ
スタ、（ｂ）は紹合せパターン作成用カウンタ、（Ｃ）
は組合結果選択用シフトレジスフ２Ｔの出力状態の一例
を示す図、（ｄ）は組合せ記憶回路にランチされた組合
せを示す図、第６図はエアツブした組合せパターン作成
用カウンタ１５の出力状態を示す図、第７図は本発明の
仙の実施例を示すブロック図である。 １、〜１ｎ・・・・・・計量ホラ・ぐ、２□〜２ｎ・・
・・・・計量機、３・・・・・・組合せ選定回路、１１
□〜１１ｎ・・・・・・記憶回路、１２１〜１２ｎ・・
・・・・スイッチ群、１３・・・・・・スイッチ側割回
路、１４・・・・・・ライン選択用シフトレジスタ、１
５・・・・・・組合ぜノぐターン作成用カウンタ、１６
・・・・・・アンドゲート群、１７・・・・・・目標重
量設定回路、１８・・・・・・減誹器、１９・・・・・
・レジスタ、２３・・・・・・零検知回路、２５・・・
・・・旧結果記憶回路、２６・・・・・・最大値設定回
路、３４・・・・・・組合せ結果選択用シントｌ／ジス
タ、３５・・・・・・アンドゲート群、３６・・・・・
・組合せ言Ｐ憶回路。 特　許　出　願　人　　安立電気株式会社代理人弁理士
　牛用　誠志 第４＠ 第　５　図 手続補正書（方式） 昭和５８年９月２９日 特許庁長官　若　杉　和　夫　殿 ■事件の表示　昭和５８年　特許願第８９５８６号２、
発明の名称 組合せ計量機の組合せ選定回路 ３、補正をする者 重性との関係　特許出願人 住所　東京都港区南麻布５丁目１０番２７号名称　（０
５７）安立電気株式会社 代表者　　１）　島　　−部 ４代　理　人　〒１０５　電話４５５−４７０２住所　
東京都港区新橋４−２１−３ 昭和５８年８月１０日（発送日：昭和５８年８月３０日
）６、補正の対象 明細書の「４、図面の簡単な説明」の欄７補正の内容 「第５図（ａ）は・・・・・・・・・を示す図、」とあ
るのを、［第５図は端子１〜ｎの出力状態の一例を示す
図であって、同図の（ａ）欄はライン選択用シフトレジ
スタ１４、（ｂ）欄は組合せパターン作成用カウンタ１
５、（Ｃ）欄は組晶果選択用シフトレジスタ３４、（ｄ
）欄は組合せ記憶回路３６の状態を示している。ｊと訂
正する。

Claims (1)

【特許請求の範囲】
1. 複数の計量ホッパに供給された被計量物の計量値を任意
   に組合わせた組合せ重量を演算器で演算し、目標重量又
   はそれに最も近い組合せ重量となる組合せを選定する組
   合せ計量機の組合せ選定回路において；前記演算器へ計
   量値を順次入力し、入力された計量値の合計が前記目標
   重量以上になると前記順次入力された計量値の組合せに
   おける演算を打切シ該組合せと前記演算器の計量値とを
   記憶した後、次に入力された計量値の組合せについて演
   算を行うようにしたことを特徴とする組合せ計量機の組
   合せ選定回路。