JPS59213100A - Semiconductor storage device - Google Patents

Semiconductor storage device

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JPS59213100A
JPS59213100A JP58086431A JP8643183A JPS59213100A JP S59213100 A JPS59213100 A JP S59213100A JP 58086431 A JP58086431 A JP 58086431A JP 8643183 A JP8643183 A JP 8643183A JP S59213100 A JPS59213100 A JP S59213100A
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selector
data bit
bit line
information
bit
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Shigeru Date
滋 伊達
Junzo Yamada
順三 山田
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  • Techniques For Improving Reliability Of Storages (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

PURPOSE:To eliminate a private selecting signal generating circuit of a selector to reduce the circuit area by constituting a device so that a selecting signal of the sensor is generated from an address decoder. CONSTITUTION:Decoded signals of decoders 29a and 29b to which an address divided into two is inputted are used as the selecting signal of the selector which selects horizontal and vertical bit line information groups. Consequently, an output 34 of the decoder 29a is inputted to a gate 40 as the selecting signal of a selector 18, and similarly, an output 35 of the decoder 29b is inputted to a gate 41 as the selecting signal of a selector 10. AND between outputs 34 and 35 is operated in a gate 43 and is inputted to a gate 42 as the selecting signal of a multiplexer 19. When individual selecting signals become ''1'', data bit line information is transmitted to outputs of these selectors and multiplexer. By this constitution, the private selecting signal generating circuit of each selector is eliminated to reduce the circuit area though the circuit area is slightly increased with respect to the address decoder.

Description

【発明の詳細な説明】 発明の技術分野 本発明は誤シ訂正機能を備えた半導体記憶装置に関する
ものでるる。
DETAILED DESCRIPTION OF THE INVENTION Technical Field of the Invention The present invention relates to a semiconductor memory device having an error correction function.

従来技術と問題点 従来、誤ル訂正機能を備えた半導体記憶装置として、共
通のワード線に接続した複数のメモリセルに対して水平
・垂直パリティチェックを行なう構成のものが特願昭5
6−37223号に開示されている。第1図はその原理
説明図で、4x4のマトリックス上に配置した16個の
データビットに対する水平パリティピッ) f aで示
し、垂直パリティピット11bで示す。ここで、データ
ビットおよびノくリティビットa、blc第1図(、)
の破線で示す如く移動させると、同2次元マトリックス
は第1図(b)のような1次元マトリックスに変換する
ことができる。従って、第1図(b)の1次元マトリッ
クスにおける24ビツトのうち、上位16ピツトの中の
任意の1ビツトの誤りは、同図実線で示すグループ毎に
下位8ビツトのパリティピットと比較することによル、
誤シビット位置を検出することができる。
Prior Art and Problems Conventionally, as a semiconductor memory device equipped with an error correction function, a device having a structure that performs horizontal and vertical parity checks on multiple memory cells connected to a common word line was proposed in a patent application filed in 1973.
No. 6-37223. FIG. 1 is an explanatory diagram of its principle, in which horizontal parity pits (f a) and vertical parity pits (11b) for 16 data bits arranged on a 4x4 matrix are shown. Here, the data bit and the property bit a, blc Fig. 1 (, )
By moving the matrix as shown by the broken line, the two-dimensional matrix can be converted into a one-dimensional matrix as shown in FIG. 1(b). Therefore, among the 24 bits in the one-dimensional matrix in Fig. 1(b), an error in any one bit in the upper 16 pits can be compared with the parity pits in the lower 8 bits for each group shown by the solid line in the figure. Yoruru,
Erroneous sibit positions can be detected.

このため、上位16ビツトの任意の1ビツトに固定欠陥
おるいは非固定的な欠陥が生じても、その欠陥ピット位
置を検出することができ、これに伴い誤り訂正を簡単に
行うことができる。
Therefore, even if a fixed defect or a non-fixed defect occurs in any one of the upper 16 bits, the defective pit position can be detected and error correction can be easily performed. .

第1図の原理を用いた従来の自己訂正メモリの構成例を
第2図に示す。第2図はデータビット幅が1ビツトの場
合の自己訂正メモリで、図中、1は情報記憶用メモリセ
ル4で構成されるメモリセル部、2は水平パリティセル
5で構成される水平ハリティセル部、3は垂直パリティ
セル6で構成される垂直パリティセル部でラシ、これら
2と3は検査・訂正用メモリセル部を構成する。7はワ
ード線、8は2人力ANDゲート、9は2人カEORゲ
ート、10は(KXm)本のデータビット線情報の中か
らにビットを選択するセレクタ、11.13−1〜13
−m、17はに本のビット線情報の中から1ビツトを選
択するセレクタ、16はm本のビット線情報の中から1
ビツトを選択するセレクタ、 20〜26は各セレクタ
の選択信号発生回路、27.28は水平あるいは垂直パ
リティチェック回路である。また、Kは垂直ビット線グ
ループの個数、mは水平ビット線グループの個数を示し
ている。この従来例では、データビット線は(J(Xm
)本、水平および垂直パリティイツト線は(K十m )
本で構成されている。
An example of the configuration of a conventional self-correcting memory using the principle of FIG. 1 is shown in FIG. FIG. 2 shows a self-correcting memory when the data bit width is 1 bit. In the figure, 1 is a memory cell section made up of memory cells 4 for storing information, and 2 is a horizontal harness cell section made up of horizontal parity cells 5. , 3 is a vertical parity cell section composed of vertical parity cells 6, and these 2 and 3 constitute a memory cell section for inspection and correction. 7 is a word line, 8 is a two-man AND gate, 9 is a two-man EOR gate, 10 is a selector that selects a bit from among (KXm) data bit line information, 11.13-1 to 13
-m, 17 is a selector that selects one bit from among bit line information, and 16 is a selector that selects one bit from among m pieces of bit line information.
A selector for selecting bits, 20 to 26 are selection signal generation circuits for each selector, and 27 and 28 are horizontal or vertical parity check circuits. Further, K indicates the number of vertical bit line groups, and m indicates the number of horizontal bit line groups. In this conventional example, the data bit line is (J(Xm
), the horizontal and vertical parity lines are (K0m)
Consists of books.

(K x tn )本のデータビット線はにビット単位
で水平パリティビット情報を形成するため、Kビット単
位でグループ化され情個のグループのデータビット線群
を構成する。また、(KXtrL)本のデータビット線
は倶ビット単位で垂直パリティビット情報を形成するた
め、浴ビット単位でグループ化されに個のグループの垂
直データビット線群を構成する。そして、水平パリティ
ビット情報形成用の情個のグループの水平データビット
線群に対応して、倶本の水平パリティビット線と、垂直
パリティビット情報形成用のに個のグループのデータビ
ット線に対応してに本の垂直パリティビット線が設けら
れ、それぞれのデータビット線群の検査情報を受けもつ
(K x tn ) data bit lines form horizontal parity bit information on a bit-by-bit basis, so they are grouped on a K-bit basis to form data bit line groups of a total of K bits. In addition, since the (KXtrL) data bit lines form vertical parity bit information in units of bits, they are grouped in units of bath bits to form groups of vertical data bit lines. Then, one horizontal parity bit line corresponds to one group of horizontal data bit lines for forming horizontal parity bit information, and one group of data bit lines corresponds to one group for forming vertical parity bit information. A vertical parity bit line is provided for each data bit line group and receives test information for each data bit line group.

この従来例において、水平パリティチェックおよび垂直
パリティチェックを行うだめの所望のデータビット情報
が属しているデータビット情報群はセレクタ10.13
−1〜13−毒においてそれぞれ、専用の選択信号発生
回路20.22−1〜22−、にょって生成される選択
信号に従って選択され、水平パリティチェック回路27
.垂直パリティチェック回路28に供給される。゛また
、所望のデータビット情報に関する水平パリティビット
情報および垂直パリティビット情報もセレクタ16.1
7において、選択信号発生回路25.26によって生成
される選択信号に従って選択され、水平パリティチェッ
ク回路27、垂直パリティチェック回路28に供給され
る。
In this conventional example, the data bit information group to which the desired data bit information for performing horizontal parity check and vertical parity check belongs is selected by selector 10.13.
-1 to 13-, respectively, are selected according to the selection signals generated by the dedicated selection signal generation circuits 20.22-1 to 22-, and the horizontal parity check circuit 27.
.. The signal is supplied to the vertical parity check circuit 28.゛Horizontal parity bit information and vertical parity bit information regarding desired data bit information are also sent to the selector 16.1.
7, the selected signal is selected according to the selection signal generated by the selection signal generation circuits 25 and 26, and is supplied to the horizontal parity check circuit 27 and the vertical parity check circuit 28.

そして、所望のデータビット情報に誤シが検出された場
合、ゲート8の出方は“1”となル、ゲート9において
そのデータビット情報は反転即ち訂正されて出力される
If an error is detected in the desired data bit information, the output from the gate 8 becomes "1", and the data bit information is inverted or corrected at the gate 9 and output.

以上、この従来例では、所望のデータビット情報の誤9
訂正を行うのに必要なセレクタ10.13−1〜13−
毒に専用の選択信号発生回路を設ける必要がメジ、従っ
てデータビット線間あるいはデータビット線外部に占有
される回路面積が非常に大きくなることから、回路面積
の低減化という点で問題があった。
As described above, in this conventional example, if the desired data bit information is
Selectors 10.13-1 to 13- necessary for making corrections
Since it is necessary to provide a dedicated selection signal generation circuit for each data bit line, the circuit area occupied between the data bit lines or outside the data bit lines becomes extremely large, which poses a problem in terms of reducing the circuit area. .

発明の目的 本発明は上記従来欠点に鑑みてなされたものでラフ、そ
の目的は、回路面積の低減化を図った半導体記憶装置を
提供することにある。
OBJECTS OF THE INVENTION The present invention has been made in view of the above-mentioned drawbacks of the conventional art, and it is an object of the present invention to provide a semiconductor memory device with a reduced circuit area.

発明の構成 上記目的を達成する本発明は、所望のデータビット情報
の誤シ訂正を行うためにセレクタに供給すべき選択信号
をアドレスデコーダで生成するように構成することによ
シ、セレクタに専用の選択信号発生回路全不要としてい
る。
Structure of the Invention The present invention achieves the above object by configuring the address decoder to generate a selection signal to be supplied to the selector in order to correct errors in desired data bit information. The selection signal generation circuit is completely unnecessary.

発明の実施例 まず本発明の一実施例の原理を第6図を用いて説明する
。嬉3図は第1図の(b)に示したデータビット情報1
6個とパリティビット情報8個を1次元配列したもので
ろる。図中、 Ao−A5は所望のデータビット情報全
指定するアドレスデコーダ入力信号でろる。
Embodiment of the Invention First, the principle of an embodiment of the present invention will be explained with reference to FIG. Figure 3 shows the data bit information 1 shown in Figure 1 (b).
It is a one-dimensional array of 6 bits and 8 pieces of parity bit information. In the figure, Ao-A5 is an address decoder input signal that specifies all desired data bit information.

第3図において、(イ)〜い)のデータビット情報およ
び(0〜@のパリティビットを指定するアドレスデコー
ダの入力信号パターンの特徴を生かすと、所望の水平ビ
ット群または垂直ビット群に対応させることか可能で、
このため、デコード信号を水平あるいは垂直ビット群を
選択する選択信号とすることが可能でβる。例んば、(
イ)、(ロ)、(ハ)、に)から成る水平ビット群を選
択するには、アドレスデコーダ入力の上位ビットすなわ
ち% A2 t As t”“00″に設定すれば良く
、同様に、0)、(ホ)、(す)、(’7)から成る垂
直ビット群を選択するには、アドレスデコーダ入力の下
位ビットすなわちA。+ A1’fc″00”に設定す
れば良い。
In Fig. 3, by taking advantage of the characteristics of the input signal pattern of the address decoder that specifies the data bit information (A) to (I) and the parity bits (0 to @), it can be made to correspond to a desired horizontal bit group or vertical bit group. It is possible,
Therefore, it is possible to use the decode signal as a selection signal for selecting a horizontal or vertical bit group. For example, (
To select the horizontal bit group consisting of (a), (b), (c), and (b), it is sufficient to set the upper bit of the address decoder input, that is, "% A2 t As t""00"; ), (e), (su), and ('7), the lower bits of the address decoder input, that is, A.+A1'fc''00'' may be set.

また、他の水平ビット群〔(→、(へ)、(ト)、(至
)〕、〔(す)。
Also, other horizontal bit groups [(→, (to), (g), (to)], [(su)].

(2口、に)、(ロ)〕、〔(2口、(2)、(→、(
イ)〕および他の垂直ビット 群 〔(ロ)、(へ)、
Qつ、Q頃 〕、〔(ハ)、())、Clす、(ヨ)〕
、〔に)、e9゜(、’)、@)、Iも同様に、A2.
A3およびAo、AHのパターンの特徴と一義的に対応
付けることが可能である。
(2 mouths, ni), (b)], [(2 mouths, (2), (→, (
B)] and other vertical bit groups [(B), (F),
Qtsu, around Q], [(ha), ()), Clsu, (yo)]
, [ni), e9゜(,'), @), I are similarly A2.
It is possible to uniquely associate it with the characteristics of the patterns A3, Ao, and AH.

従ってアドレスデコーダを、下位とットAa+ Ai 
k入力とするブロックと、上位ピッ) A2 、A3を
入力とするブロックに2分割し、それぞれのデコード信
号を水平あるいは垂直ビット群を選択する選択信号とす
ることが可能となる。
Therefore, the address decoder is changed to the lower bit Aa + Ai
It is possible to divide the circuit into two blocks: a block that receives k inputs and a block that receives upper bits A2 and A3 as inputs, and each decode signal can be used as a selection signal for selecting a horizontal or vertical bit group.

以上の原理は4×4ビツトのメモリセルの場合について
説明したが、KXmビットの一般的なメモリセルにも適
用できる。
Although the above principle has been explained for the case of a 4×4 bit memory cell, it can also be applied to a general KXm bit memory cell.

第6図の原理を用いたK X tnビットセルへの一実
施例を第4図に示す。図中、第2図と同一の構成要素に
は第2図と同一の参照符号を付している。
An embodiment of a K X tn bit cell using the principle of FIG. 6 is shown in FIG. In the figure, the same components as in FIG. 2 are given the same reference numerals as in FIG. 2.

すなわち第4図中、1は情報記憶用メモリセル4で構成
されるメモリセル部、2は水平ノくリテイセル5で構成
される水平パリティセル部、3は垂直パリティセル6で
構成される垂直ノくリテイセル部でラシ、これら2と3
は検査・訂正用メモリセル部を構成している。7はワー
ド線、10.18は水平あるいは垂直データビット腺情
報群を選択するセレクタ、16.17は水平あるいは垂
直パリティビット線情報を選択するセレクタ、29はア
ドレスデコーダ、30はビット線情報と選択信号を入力
とした2人力ANDゲートでるる。この構成では(KX
m)本のデータビット線とCK+rn )本のハリティ
ビット線とが設けられている。また、図中の左に示すA
o〜Ai−t r Ai + A←1〜Aμは所望のデ
ータビット線のアドレスを示している。
That is, in FIG. 4, 1 is a memory cell section made up of memory cells 4 for storing information, 2 is a horizontal parity cell section made up of horizontal parity cells 5, and 3 is a vertical parity cell section made up of vertical parity cells 6. Rashi in the cell part, these 2 and 3
constitutes a memory cell section for inspection and correction. 7 is a word line, 10.18 is a selector for selecting a horizontal or vertical data bit line information group, 16.17 is a selector for selecting horizontal or vertical parity bit line information, 29 is an address decoder, and 30 is a selection of bit line information. A two-man AND gate with a signal as input. In this configuration (KX
m) data bit lines and CK+rn) harness bit lines are provided. Also, A shown on the left in the figure
o~Ai-tr Ai+A←1~Aμ indicates the address of the desired data bit line.

この実施例において、水平データビット線情報群はアド
レス上位ビットAi〜Afl、が同じものをグループと
して、Kビット単位で倶個のグループを形成する。従っ
て水平データビット線情報群を選択するセレクタ10の
選択信号はアドレス上位ピッ) At−Afl、のデコ
ード信号で良い。
In this embodiment, the horizontal data bit line information group forms groups of K bits each having the same address upper bits Ai to Afl. Therefore, the selection signal of the selector 10 for selecting the horizontal data bit line information group may be a decode signal of the upper address bit (At-Afl).

マタ、垂直データビット線情報群はアドレス下位ビット
A o = A i−+が同じものをグループとして、
渇ビット単位でに個のグループを形成する。従って、垂
直データビット線情報群を選択するセレクタ18の選択
信号はアドレス下位ピッ) An −A仁1のデコード
信号で良い。
For the vertical data bit line information group, those with the same address lower bit A o = A i-+ are grouped,
Form groups in bit units. Therefore, the selection signal of the selector 18 for selecting the vertical data bit line information group may be the decode signal of the lower address bit (An-A).

同様に水平および垂直パリティビット線情報を選択する
セレクタ16.17の選択信号はアドレス上位ヒツトA
i−A℃あるいは下位ビットAo〜A仁1のデコード信
号で実現できる。これらのデコード信号を生成するため
にはアドレスデコーダ内でアドレスを上位ビット、下位
ビットに分離し、それぞれのデコード信号を生成すれば
良い。
Similarly, the selection signals of selectors 16 and 17 that select horizontal and vertical parity bit line information are the address upper hit A.
This can be realized by decoding signals of i-A°C or lower bits Ao to A1. In order to generate these decoded signals, it is sufficient to separate the address into upper bits and lower bits within the address decoder and generate decoded signals for each.

次に第4図の任意のデータビット線に着目したセレクタ
マルチプレクサ、アドレスデコーダの関係を第5図に示
す。
Next, FIG. 5 shows the relationship between the selector multiplexer and address decoder focusing on an arbitrary data bit line in FIG. 4.

第5図中、10は水平ビット線情報群を選択するセレク
タ、1Bは垂直ビット線情報群を選択するセレクタ、1
9はマルチプレクサ、29はアドレスデコーダで、29
eLはアドレス下位ビットAo〜At−1を入力とする
アドレスデコーダの第1ブロツク。
In FIG. 5, 10 is a selector for selecting a horizontal bit line information group, 1B is a selector for selecting a vertical bit line information group, 1
9 is a multiplexer, 29 is an address decoder, 29
eL is the first block of the address decoder which receives the lower address bits Ao to At-1 as input.

29bはアドレス上位ビットAi −Afl f入力と
するアドレスデコーダの第2ブロツク、30はデータビ
ット線、  31.32はそれぞれセレクタ18.10
の出力線、63はマルチプレクサ19の出力線、 34
.35はアドレスデコーダの第1ブロツク、第2ブロツ
クの出力線、40〜43は2人力ANDゲートでらる。
29b is the second block of the address decoder which inputs the address upper bits Ai-Aflf, 30 is the data bit line, and 31.32 is the selector 18.10, respectively.
, 63 is the output line of the multiplexer 19, 34
.. 35 is the output line of the first block and second block of the address decoder, and 40 to 43 are two-manual AND gates.

前述したように2分割したアドレスを入力としたデコー
ダ29a+bのデコード信号を水平および垂直ビット線
情報群を選択するセレクタの選択信号として用いている
。従って29aの出力34はセレクタ18の選択信号と
して、ゲート40に入力し、同様に296の出力35は
セレクタ10の選択信号としてゲート41に入力する。
As described above, the decoded signal of the decoder 29a+b inputted with the address divided into two is used as the selection signal of the selector for selecting the horizontal and vertical bit line information groups. Therefore, the output 34 of 29a is input to the gate 40 as the selection signal of the selector 18, and similarly the output 35 of 296 is input to the gate 41 as the selection signal of the selector 10.

また出力34と35の論埋積をゲート43でとシ、それ
をマルチプレクサ19の選択信号としてゲート42に入
力する。
In addition, the logical combination of the outputs 34 and 35 is processed by the gate 43 and is inputted to the gate 42 as a selection signal of the multiplexer 19.

以上、各選択信号、が1″となった場合に、各セレクタ
ならびにマルチプレクサの出力にデータビット線情報が
伝えられる。このように構成すると、アドレスデコーダ
には若干の回路面積の増加はめるものの、従来必要であ
った各セレクタの専用の選択信号発生回路を削除できる
ことから、回路面積を著しく低減することができる。
As described above, when each selection signal becomes 1", data bit line information is transmitted to the output of each selector and multiplexer. With this configuration, although the circuit area of the address decoder is slightly increased, Since the necessary selection signal generation circuit dedicated to each selector can be eliminated, the circuit area can be significantly reduced.

第6図は本発明の他の実施例のブロック図でらシ、誤シ
訂正符号としてノ・ミンク符号を用いた自己訂正メモリ
である。図中、1はメモリセル4で構成されるメモリセ
ル部、7はワード線、29はアドレスデコーダで、29
αはアドレス下位ビットA。
FIG. 6 is a block diagram of another embodiment of the present invention, which is a self-correcting memory using a Mink code as an error correction code. In the figure, 1 is a memory cell section composed of memory cells 4, 7 is a word line, 29 is an address decoder, 29
α is the lower bit A of the address.

〜Ai−+ f、入力とするアドレスデコーダの第1ブ
ロツク、29bハアドレス上位ピッ)A<−A℃を入力
とするアドレスデコーダの第2ブロツク、34.55は
アドレスデコーダの第1ブロツク、第2ブロツクの出力
線、51はパリティセル54で構成されるパリティセル
部、60は(IxN)個のデータビット線情報の中から
1個のデータビット線情報を選択するセレクタ、61は
(JXN)個のパリティビット線情報の中から1個のパ
リティビット線情報を選択するセレクタ、62は1個の
データビット線情報の中から1個のデータビット線情報
を選択するセレクタ、65は自己訂正回路でらる。Iは
ハミング符号を形成するデータビット線数、Jは前記ノ
・ミンク符号を形成するパリティビット線数、Nは1ワ
ード線当りに構成されるノ・ミンク符号のグループの個
数を示している。
~Ai-+f, the first block of the address decoder as input; 29b; the second block of the address decoder as input; 29b; 2 blocks of output lines, 51 is a parity cell section composed of parity cells 54, 60 is a selector that selects one data bit line information from (IxN) pieces of data bit line information, 61 is (JXN) 62 is a selector that selects one data bit line information from among one data bit line information; 65 is a self-correction circuit; It comes out. I represents the number of data bit lines forming the Hamming code, J represents the number of parity bit lines forming the No-Mink code, and N represents the number of No-Mink code groups formed per word line.

この実施例では、データビット線(IxN)本。In this embodiment, data bit lines (IxN).

パリティビット線(,7xN)本で構成されている。It consists of parity bit lines (,7xN).

(1”IN)本のデータビット線はIビット単位でノー
ミンク符号を形成するデータビットとして構成されるた
め、Iビット単位で、N個のデータビット線群を構成す
る。そして、パリティピノ)情報を形成するN個のグル
ープのデータビット線群に対応して、グループごとに1
本のパリティビット線が設けられ、それぞれJビット単
位でグループ内のデータビットの検査情報を受けもつ。
(1”IN) data bit lines are configured as data bits forming a norming code in I bit units, so N data bit line groups are configured in I bit units. 1 for each group corresponding to the N groups of data bit lines to be formed.
Two parity bit lines are provided, each receiving check information for data bits within a group in units of J bits.

所望のデータビットの訂正には前記データビットが属す
るハミング符号を形成する1グループの全ビット(1個
のデータビット情報と1個のパリティビット情報)が必
要になる。
Correcting a desired data bit requires all the bits of one group (one data bit information and one parity bit information) forming the Hamming code to which the data bit belongs.

従って、この実施例において、ハミング符号を形成する
データビット線はアドレス上位ビットA(〜Aλが同じ
ものをグループとしてIビット単位でN個のグループを
形成する。そして、セレクタ60の選択信号はアドレス
上位ピッ) AtへAl、のデコード信号で良い。また
、前記データビット線群に対応したパリティビット線群
はJピット単位でN個のグループを形成することから、
セレクタ61の選択信号は同様にアドレス上位ピノ)A
(〜Alのデコード信号で実現できる。そしてセレクタ
60゜61で選択された1個のデータビット線情報と1
個のハリティビット線情報を自己訂正回路65に入力し
、それらの情報をもとに、1個のデータビット線情報の
訂正を同時に行う。訂正した1個のデータビット線情報
の中から所望のデータビット線情報をセレクタ62で選
択する。また、セレクタ62の選択信号はアドレス下位
ビットAO〜At−Hのデコード信号で実現できる。
Therefore, in this embodiment, the data bit lines forming the Hamming code form N groups in units of I bits, with those having the same address upper bits A (~Aλ) forming a group. A decode signal of Al to At may be sufficient. Furthermore, since the parity bit line group corresponding to the data bit line group forms N groups in units of J pits,
Similarly, the selection signal of the selector 61 is the address upper pin)A.
(It can be realized by the decode signal of ~Al. Then, one data bit line information selected by the selector 60゜61 and one
pieces of harrity bit line information are input to the self-correction circuit 65, and based on this information, one data bit line information is corrected simultaneously. Selector 62 selects desired data bit line information from among the corrected pieces of data bit line information. Further, the selection signal of the selector 62 can be realized by a decode signal of the address lower bits AO to At-H.

以上、各セレクタの選択信号はア)’ V スフ’ コ
ーダ内でアドレスを上位ビット、下位ビットに分離し、
それぞれのデコード信号を用いれば良いことから、セレ
クタ60.61の選択信号は、アドレス上位ビットAt
〜Aλを入力としたアドレスデコーダの第2ブロック2
9−bの出力仝4とし、また、セレクタ62の選択信号
は、アドレス下位ビットAO〜At−t t−人力とし
たアドレスデコーダの第1ブロック29−8の出力とす
る。このように構成するとアドレスデコーダに若干の回
路面積の増加はあるものの、各セレクタの専用の選択信
号発生回路を削除できることから回路面積を著しく低減
することができる。
As mentioned above, the selection signal of each selector is a) Separate the address into upper bits and lower bits in the 'V Suff' coder,
Since it is sufficient to use each decode signal, the selection signal of the selectors 60 and 61 is the address upper bit At.
~Second block 2 of address decoder with Aλ as input
The output of the selector 9-b is set to 4, and the selection signal of the selector 62 is set to be the output of the first block 29-8 of the address decoder in which the lower address bits AO to At-t t- are manually input. Although this configuration slightly increases the circuit area of the address decoder, it is possible to eliminate the dedicated selection signal generation circuit for each selector, thereby significantly reducing the circuit area.

発明の効果 以上、説明したように、本発明はメモリ内で発生するビ
ット誤J)fi−誤シ訂正符号によシ自動的に訂正する
自己訂正回路を有する半導体記憶装置において、セレク
タの選択信号金アドレスデコーダから生成する構成であ
るから、従来必要でおったセレクタの専用の選択信号発
生回路を削除でき回路面積の低減化が実現できるという
利点がらる。
Effects of the Invention As described above, the present invention provides a semiconductor memory device having a self-correction circuit that automatically corrects bit errors occurring in a memory using a correction code. Since the configuration is such that the generation is performed from the gold address decoder, there is an advantage that the dedicated selection signal generation circuit for the selector, which was conventionally necessary, can be omitted and the circuit area can be reduced.

なお、以上の説明では水平、垂直パリティチェック符号
とハミング符号を適用した自己訂正メモリについて、そ
の効果を述べたが、他の誤シ訂正符号を適用した自己訂
正メモリについても同様な効果が得られる。
Note that although the above explanation describes the effects of self-correcting memory to which horizontal and vertical parity check codes and Hamming codes are applied, similar effects can be obtained with self-correcting memories to which other error-correcting codes are applied. .

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は水平垂直パリティチェック符号の原理図、第2
図は第1図の原理を用いた従来の自己訂正メモリの構成
例、第6図は本発明の一実施例の原理図、第4図は本発
明の一実施例のブロック図、第5図は第4図のらる1本
のデータビット線に着目したセレクタ、マルチプレクサ
、コラムデコーダの関係を示すブロック図、第6図は本
発明の他の実施例のブロック図でらる。 a・・・水平パリティピット、b・・・垂直パリティビ
ット、1・・・メモリセル部、2・・・水平パリティセ
ル部、3・・・垂直パリティセル部、4・・・イ報記憶
用メモリセル、5・・・水平パリティセル、6・・・垂
直パリティセル、7・・・ワード線、8・・・2人力A
NDゲート、9・・・2人力EOEゲー) 、10.1
1.13−1〜13−rn、 16〜18・・・セレク
タ、19・・・マルチプレクサ、20〜26・・・セレ
クタの専用の選択信号発生回路、27.28・・・パリ
ティチェック回路、29・・・アドレスデコーダ、60
・・・データビット線、31・・・セレクタ18の出力
線、32・・・セレクタ10の出力線、63・・・マル
チプレクサ19の出力線、54.55・・・アドレスデ
コーダの出力線、40〜43・・・2人力ANDゲート
、51・・・パリティセル部、54・・・パリティセル
、60〜62・・・セレクタ、65・・・自己訂正回路 特許出願人 日本電信電話公社 代理人弁理士玉蟲久五部 (外3名)
Figure 1 is a diagram of the principle of horizontal and vertical parity check codes, Figure 2
The figure shows a configuration example of a conventional self-correcting memory using the principle of Fig. 1, Fig. 6 is a principle diagram of an embodiment of the present invention, Fig. 4 is a block diagram of an embodiment of the present invention, and Fig. 5 4 is a block diagram showing the relationship among the selector, multiplexer, and column decoder focusing on one data bit line, and FIG. 6 is a block diagram of another embodiment of the present invention. a...Horizontal parity pit, b...Vertical parity bit, 1...Memory cell section, 2...Horizontal parity cell section, 3...Vertical parity cell section, 4...For information storage Memory cell, 5...Horizontal parity cell, 6...Vertical parity cell, 7...Word line, 8...2 Manual power A
ND Gate, 9...2-person EOE game), 10.1
1.13-1 to 13-rn, 16 to 18...Selector, 19...Multiplexer, 20 to 26...Selection signal generation circuit dedicated to selector, 27.28...Parity check circuit, 29 ...address decoder, 60
...Data bit line, 31...Output line of selector 18, 32...Output line of selector 10, 63...Output line of multiplexer 19, 54.55...Output line of address decoder, 40 ~43...Two-man power AND gate, 51...Parity cell unit, 54...Parity cell, 60-62...Selector, 65...Self-correcting circuit patent applicant Nippon Telegraph and Telephone Public Corporation agent patent attorney Shitama Mushiku Gobu (3 others)

Claims (1)

【特許請求の範囲】[Claims] 複数の情報記憶用メモリセル、読出し及び書込み時に情
報記憶用メモリセルを指定するアドレスデコーダ、情報
記憶用メモリセルのピット誤ルを検査し訂正するための
情報を記憶する複数の検査・訂正用メモリセル、読出し
及び書込み時に供給された選択信号に基づいて情報記憶
用メモリセル及び検査・訂正用メモリセルを選択するセ
レクタ並びに自己訂正回路を備えた半導体記憶装置にお
いて、前記セレクタへ供給される選択信号はアドレスデ
コーダで生成されることを特徴とする半導体記憶装置。
A plurality of information storage memory cells, an address decoder that specifies the information storage memory cell during reading and writing, and a plurality of inspection/correction memories that store information for inspecting and correcting pit errors in the information storage memory cells. A selection signal supplied to the selector in a semiconductor memory device comprising a selector and a self-correction circuit that selects a memory cell for information storage and a memory cell for inspection/correction based on a selection signal supplied during reading and writing of the cell. is generated by an address decoder.
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* Cited by examiner, † Cited by third party
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5175342A (en) * 1974-12-25 1976-06-29 Fujitsu Ltd
JPS53143134A (en) * 1977-05-20 1978-12-13 Hitachi Ltd Semiconductor memory element
JPS5750395A (en) * 1980-09-08 1982-03-24 Toshiba Corp Adding system of check bit
JPS57152597A (en) * 1981-03-17 1982-09-20 Nippon Telegr & Teleph Corp <Ntt> Semiconductor memory device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5175342A (en) * 1974-12-25 1976-06-29 Fujitsu Ltd
JPS53143134A (en) * 1977-05-20 1978-12-13 Hitachi Ltd Semiconductor memory element
JPS5750395A (en) * 1980-09-08 1982-03-24 Toshiba Corp Adding system of check bit
JPS57152597A (en) * 1981-03-17 1982-09-20 Nippon Telegr & Teleph Corp <Ntt> Semiconductor memory device

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