JPS59207725A - パルス整形回路 - Google Patents
パルス整形回路Info
- Publication number
- JPS59207725A JPS59207725A JP8086483A JP8086483A JPS59207725A JP S59207725 A JPS59207725 A JP S59207725A JP 8086483 A JP8086483 A JP 8086483A JP 8086483 A JP8086483 A JP 8086483A JP S59207725 A JPS59207725 A JP S59207725A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- pulse
- input pulse
- period
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/017—Adjustment of width or dutycycle of pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
- H03K5/05—Shaping pulses by increasing duration; by decreasing duration by the use of clock signals or other time reference signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明はデジタル信号処理に適用して特に有効な技術
に関するもので、たとえば、デー−ティ比が一定のパル
スを得るために使用されるノくルス整形回路に利用して
有効な技術に関するものであるＯ 〔背景技術〕 デユーティ比が一定のパルスを得るためＫは、単安定マ
ルチバイブレータが考えられる。しかしながら、本発明
者が検討したところによると、単安定マルチバイブレー
タは一定時間幅の単発ノくルスを発生する回路であるた
め、入力パルスの周期の変化にともなってデユーティ比
が変化してしまうという問題を生じることがわかった。
に関するもので、たとえば、デー−ティ比が一定のパル
スを得るために使用されるノくルス整形回路に利用して
有効な技術に関するものであるＯ 〔背景技術〕 デユーティ比が一定のパルスを得るためＫは、単安定マ
ルチバイブレータが考えられる。しかしながら、本発明
者が検討したところによると、単安定マルチバイブレー
タは一定時間幅の単発ノくルスを発生する回路であるた
め、入力パルスの周期の変化にともなってデユーティ比
が変化してしまうという問題を生じることがわかった。
また、上記時間幅はコンデンサと抵抗などの時定数によ
りアナログ的に定められるため、仮に入カッくルスの周
期が一定であっても、デユーティ比を正確かつ再現性良
く設定することは難しいことが、本発明者に１よるで明
らかにされた。
りアナログ的に定められるため、仮に入カッくルスの周
期が一定であっても、デユーティ比を正確かつ再現性良
く設定することは難しいことが、本発明者に１よるで明
らかにされた。
この発明は、上記のような背景の下になされたもので、
入力パルスの周期が変化しても一定のデユーティ比をも
つ出力パルスな得ることができるとともに、そのデユー
ティ比の設定な正確かつ再現性良く行なえるようにした
パルス整形回路を提供することを目的とする。
入力パルスの周期が変化しても一定のデユーティ比をも
つ出力パルスな得ることができるとともに、そのデユー
ティ比の設定な正確かつ再現性良く行なえるようにした
パルス整形回路を提供することを目的とする。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、入力パルスの周期をクロック信号によって計
数する第１０カウンタと、このカウンタの計数結果を上
記入力パルスの１周期ごとに登録するレジスタと、上記
入力パルスの１周期ごとにクロック信号の計数な開始す
る第２のカウンタと、上記レジスタの内容と上記第２の
カウンタの計数内容とを比較する比較回路とを設け、さ
らに上記レジスタの内容を上記入力パルスの１周期ごと
に演算し、この演算され念内容を上記２Ｊ２のカウンタ
の計数内容と比較するとともに、上記比較回路の出力に
基づいて出力パルスのデー−ティを制御するようにし、
これにより入力パルスの周期が変化しても一定のデユー
ティ比をもつ出力パルスを得ることができるとともに、
そのデユーティ比の設定な正確かつ再現性良く行なえる
ようにするものである。
数する第１０カウンタと、このカウンタの計数結果を上
記入力パルスの１周期ごとに登録するレジスタと、上記
入力パルスの１周期ごとにクロック信号の計数な開始す
る第２のカウンタと、上記レジスタの内容と上記第２の
カウンタの計数内容とを比較する比較回路とを設け、さ
らに上記レジスタの内容を上記入力パルスの１周期ごと
に演算し、この演算され念内容を上記２Ｊ２のカウンタ
の計数内容と比較するとともに、上記比較回路の出力に
基づいて出力パルスのデー−ティを制御するようにし、
これにより入力パルスの周期が変化しても一定のデユー
ティ比をもつ出力パルスを得ることができるとともに、
そのデユーティ比の設定な正確かつ再現性良く行なえる
ようにするものである。
以下図面を用いてこの発明な具体的に説明する。
第１図は、この発明に係るパルス整形回路の一実施例を
示す。同図に示す回路は、第１のカウンタＣ１、第２の
カウンタＣ２、シフトレジスタＳＲ１比較回路ＣＰ、Ｒ
ＳフリップフロップＦ１、および微分回路ａ１．６２な
どによって構成されている。
示す。同図に示す回路は、第１のカウンタＣ１、第２の
カウンタＣ２、シフトレジスタＳＲ１比較回路ＣＰ、Ｒ
ＳフリップフロップＦ１、および微分回路ａ１．６２な
どによって構成されている。
第１０カウンタＣ１および第２０カウンタＣ２にはそれ
ぞれ同じクロック信号ＣＫがカウント信号と１〜て入力
される。このクロック信号ＣＫの周期は後述する入力パ
ルスＰ１のそれよりも十分に短く設定される。入力パル
スＰ１は、その立上りごとに第１、第２のカウンタＣ１
、Ｃ２をそれぞれリセットする。これＫより、第１、ｆ
ｘ２のカウンタＣ１、Ｃ２はそれぞれ入力パルスＰ１の
１周期Ｔごとに上記クロック信号ＣＫの計数を新たに行
なう。これにより、第１、第２のカウンタＣ１、Ｃ２は
それぞれ上記入力パルスＰ１の周期Ｔを上記クロック信
号ＣＫによって計数する。また、入力パルスＰ１の立上
りは微分回路＋ＩＩＫよって検出される□。この微分回
路ｄ１の検出出力は上記Ｒ８７リツプフロツプＦ１のセ
ット信号Ｓとされる。
ぞれ同じクロック信号ＣＫがカウント信号と１〜て入力
される。このクロック信号ＣＫの周期は後述する入力パ
ルスＰ１のそれよりも十分に短く設定される。入力パル
スＰ１は、その立上りごとに第１、第２のカウンタＣ１
、Ｃ２をそれぞれリセットする。これＫより、第１、ｆ
ｘ２のカウンタＣ１、Ｃ２はそれぞれ入力パルスＰ１の
１周期Ｔごとに上記クロック信号ＣＫの計数を新たに行
なう。これにより、第１、第２のカウンタＣ１、Ｃ２は
それぞれ上記入力パルスＰ１の周期Ｔを上記クロック信
号ＣＫによって計数する。また、入力パルスＰ１の立上
りは微分回路＋ＩＩＫよって検出される□。この微分回
路ｄ１の検出出力は上記Ｒ８７リツプフロツプＦ１のセ
ット信号Ｓとされる。
第１のカウンタＣ１の計数結果Ｃ（ｎｌＦｉ、上記入力
パルスＰ１の立上シごと、すなわち該入力パルスＰ１の
１周期Ｔごとに上記シフトレジスタＳＲに並列に転送・
登録される。シフトレジスタＳＲでは、その登録された
内容Ｃ（ｎ）がただちに桁下方向に直列シフトされる。
パルスＰ１の立上シごと、すなわち該入力パルスＰ１の
１周期Ｔごとに上記シフトレジスタＳＲに並列に転送・
登録される。シフトレジスタＳＲでは、その登録された
内容Ｃ（ｎ）がただちに桁下方向に直列シフトされる。
そして、この直列シフトされた内容Ｃ（ｎ／２）と上記
第２のカウンタＣ２の計数内容Ｃ（ｘ）とが上記比較回
路ＣＰによって大小比較される。第２のカウンタＣ２の
計数内容Ｃ（ｘ）が直列シフトされた内容Ｃ（ｎ ／
２ ） ｋｔａＬると、比較回路ＣＰの出力が立上る。
第２のカウンタＣ２の計数内容Ｃ（ｘ）とが上記比較回
路ＣＰによって大小比較される。第２のカウンタＣ２の
計数内容Ｃ（ｘ）が直列シフトされた内容Ｃ（ｎ ／
２ ） ｋｔａＬると、比較回路ＣＰの出力が立上る。
この出力の立上りは微分回路１１２によって検出される
。この微分回路ｄ２の検出出力は上記ＲＳフリップ７０
ツブＦ１のリセット信号Ｒとなる。
。この微分回路ｄ２の検出出力は上記ＲＳフリップ７０
ツブＦ１のリセット信号Ｒとなる。
ここで例えば、上記第１と第２のカウンタＣ１、Ｃ２Ｆ
１２進カウンタであり、またシフトレジスタＳＲも２進
データが登録されるものとする。さらに、１１ｇ１のカ
ウンタＣ１から入力パルスＰ１の１周期ごとにシフトレ
ジスタＳＲに転送・登録された計数結果Ｃ（ｎＪは、該
シフトレジスタＳＲによって１ビツトだけ桁下方向に直
列シフトされるものとする。すると、シフトレジスタＳ
Ｒの内容Ｃ（ｎ／２）は、第１のカウンタＣ１の計数結
果Ｃ（ｎ）のちょうど１／２の値となる。従ってこの場
合、第２のカウンタＣ２の計数内容Ｃ（ｘ）が、前回の
計数結果Ｃ（ｎ）ノｔ／２ノ内容Ｃ（ｎ／２）に達した
時点で、上記ＲＳフリップ７０ツブＦ１にリセット信号
Ｒが供給されることになる。このＲＳフリップ７０ツブ
Ｆ１には、上述したように入力パルスＰ１の立上りごと
にセット信号Ｓが与えられる。
１２進カウンタであり、またシフトレジスタＳＲも２進
データが登録されるものとする。さらに、１１ｇ１のカ
ウンタＣ１から入力パルスＰ１の１周期ごとにシフトレ
ジスタＳＲに転送・登録された計数結果Ｃ（ｎＪは、該
シフトレジスタＳＲによって１ビツトだけ桁下方向に直
列シフトされるものとする。すると、シフトレジスタＳ
Ｒの内容Ｃ（ｎ／２）は、第１のカウンタＣ１の計数結
果Ｃ（ｎ）のちょうど１／２の値となる。従ってこの場
合、第２のカウンタＣ２の計数内容Ｃ（ｘ）が、前回の
計数結果Ｃ（ｎ）ノｔ／２ノ内容Ｃ（ｎ／２）に達した
時点で、上記ＲＳフリップ７０ツブＦ１にリセット信号
Ｒが供給されることになる。このＲＳフリップ７０ツブ
Ｆ１には、上述したように入力パルスＰ１の立上りごと
にセット信号Ｓが与えられる。
そのため、ＲＳ ７リツプフロツプＦ１の出力Ｑからは
、第２図に示すように、デー−ティが入力パルスＰ１の
周期Ｔの１／２に制御された出力パルスＰＯが得られる
。すなわち、この場合はデユーティ比が１：２の出力パ
ルスＰＯが得られる。このデユーティ比は、上記シフト
レジスタＳＲにおける直列シフト量によって定められて
いる。従って、入力パルスＰ１の周期Ｔが変化しても、
常に一定のデユーティ比の出力パルスＰＯが正確かつ再
現性良く得られる〇 また、上記シフトレジスタＳＲにおける直列シフト量を
例えば２ビツトにすると、第２のカウンタＣ２の計数内
容Ｃ（Ｘ）が第１のカウンタＣ１の計数結果Ｃ（ｎＪの
１／４に達した時点で上記ＲＳフリップ７０ツブＦＩＫ
リセット信号Ｒが供給される。
、第２図に示すように、デー−ティが入力パルスＰ１の
周期Ｔの１／２に制御された出力パルスＰＯが得られる
。すなわち、この場合はデユーティ比が１：２の出力パ
ルスＰＯが得られる。このデユーティ比は、上記シフト
レジスタＳＲにおける直列シフト量によって定められて
いる。従って、入力パルスＰ１の周期Ｔが変化しても、
常に一定のデユーティ比の出力パルスＰＯが正確かつ再
現性良く得られる〇 また、上記シフトレジスタＳＲにおける直列シフト量を
例えば２ビツトにすると、第２のカウンタＣ２の計数内
容Ｃ（Ｘ）が第１のカウンタＣ１の計数結果Ｃ（ｎＪの
１／４に達した時点で上記ＲＳフリップ７０ツブＦＩＫ
リセット信号Ｒが供給される。
すなわち、デユーティ比が１：４の出力パルスＰ。
な得ることができる。また、シフトレジスタＳＲの登録
内容に適当な（１より小さな）係数を掛けるようにする
と、出力パルスＰＯのデユーティ比は、その係数によっ
て定められるようになる。このように、出力パルスＰｏ
のデユーティ比は、シフトレジスタＳＲに転送・登録さ
れたデータ内容の演算によって、任意に設定することが
できる。
内容に適当な（１より小さな）係数を掛けるようにする
と、出力パルスＰＯのデユーティ比は、その係数によっ
て定められるようになる。このように、出力パルスＰｏ
のデユーティ比は、シフトレジスタＳＲに転送・登録さ
れたデータ内容の演算によって、任意に設定することが
できる。
しかも、その設定は、入力パルスＰ１の周期Ｔの変化に
かかわらず、デジタル的に正確かつ再現性良く行なうこ
とができる。
かかわらず、デジタル的に正確かつ再現性良く行なうこ
とができる。
υ上説明したように、この発明に係るパルス整形回路で
は、入力パルスの周期をクロック信号によって計数する
第１のカウンタの計数結果な上記入力パルスの１周期ご
とにレジスタに登録し、このレジスタの内容を上記入力
パルスの１周期ごとに演算【−１この演算された内容を
上記第２のカウンタの計数内容と比較するとともＫ、上
記比較回路の出力に基づいて出力パルスのデー−ティを
制御するようにしたので、入力パルスの周期が変化して
も一定のデユーティ比をもつ出力パルスを得ることかで
きるとともに、そのデユーティ比の設定を正確かつ再現
性良く行なうことができるという効果がある。
は、入力パルスの周期をクロック信号によって計数する
第１のカウンタの計数結果な上記入力パルスの１周期ご
とにレジスタに登録し、このレジスタの内容を上記入力
パルスの１周期ごとに演算【−１この演算された内容を
上記第２のカウンタの計数内容と比較するとともＫ、上
記比較回路の出力に基づいて出力パルスのデー−ティを
制御するようにしたので、入力パルスの周期が変化して
も一定のデユーティ比をもつ出力パルスを得ることかで
きるとともに、そのデユーティ比の設定を正確かつ再現
性良く行なうことができるという効果がある。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記出力パ
ルスは上記比較回路の出力から直接取り出すようＫして
もよい。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記出力パ
ルスは上記比較回路の出力から直接取り出すようＫして
もよい。
以上の説明では主として本発明者によってなされた発明
なその背景となった利用分野であるデジタル回路につい
て説明したが、それに限定されるものではなく、例えば
、アナログ回路とデジタル回路とが混在するような回路
などにも適用できる１
なその背景となった利用分野であるデジタル回路につい
て説明したが、それに限定されるものではなく、例えば
、アナログ回路とデジタル回路とが混在するような回路
などにも適用できる１
第１図はこの発明によるパルス整形回路の一実施例を示
す回路図。 第２図＃−１，第１図の回路の動作を説明するためのタ
イオングチヤードである。 Ｐｌ・・・入力ハルス、ＰＯ・・・出力パルス、Ｃ１・
・・第１のカウンタ、Ｃ２・・・第２のカウンタ、ＳＲ
・・レジスタ（シフトレジスタ）、ＣＰ・・・比較回路
、ＣＫ・・・クロック信号、６１、ｄ２・・・微分回路
。
す回路図。 第２図＃−１，第１図の回路の動作を説明するためのタ
イオングチヤードである。 Ｐｌ・・・入力ハルス、ＰＯ・・・出力パルス、Ｃ１・
・・第１のカウンタ、Ｃ２・・・第２のカウンタ、ＳＲ
・・レジスタ（シフトレジスタ）、ＣＰ・・・比較回路
、ＣＫ・・・クロック信号、６１、ｄ２・・・微分回路
。
Claims (1)
- 【特許請求の範囲】 １、入力パルスの周期をクロック信号によって計数する
第１のカウンタと、上記第１のカウンタの計数結果を上
記入力パルスの１周期ごとに登録するためのレジスタと
、上記入力パルスの１周期ごとにクロック信号の計数を
開始するための第２のカウンタと、上記レジスタの内容
と上記第２のカウンタの計数内容とを比較する比較回路
とを備え、上記レジスタの内容を上記入力パルスの１周
期ごとに演算操作し、この演算操作された内容を上記第
２のカウンタの計数内容と比較するとともに、上記比較
回路の出力に基づいて出力パルスのデス−ティを制御す
るようにしたことを特徴とするパルス整形回路。 ２、上記レジスタがシフトレジスタであり、また上記演
算操作は一ヒ記シフトレジスタの登録内容を桁下方向に
直列シフトして行なうことを特徴とする特許請求の範囲
第１項記載のパルス整形回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080864A JPH0620172B2 (ja) | 1983-05-11 | 1983-05-11 | パルス整形回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080864A JPH0620172B2 (ja) | 1983-05-11 | 1983-05-11 | パルス整形回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59207725A true JPS59207725A (ja) | 1984-11-24 |
| JPH0620172B2 JPH0620172B2 (ja) | 1994-03-16 |
Family
ID=13730204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58080864A Expired - Lifetime JPH0620172B2 (ja) | 1983-05-11 | 1983-05-11 | パルス整形回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620172B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0522274A1 (en) * | 1991-06-24 | 1993-01-13 | International Business Machines Corporation | Process independent digital clock signal shaping network |
| US5532633A (en) * | 1993-12-03 | 1996-07-02 | Nec Corporaton | Clock generating circuit generating a plurality of non-overlapping clock signals |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53116765A (en) * | 1977-03-22 | 1978-10-12 | Nippon Denso Co Ltd | Pulse expansion unit |
| JPS57152216A (en) * | 1981-03-14 | 1982-09-20 | Fujitsu Ltd | Automatic adjusting circuit for pulse width |
-
1983
- 1983-05-11 JP JP58080864A patent/JPH0620172B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53116765A (en) * | 1977-03-22 | 1978-10-12 | Nippon Denso Co Ltd | Pulse expansion unit |
| JPS57152216A (en) * | 1981-03-14 | 1982-09-20 | Fujitsu Ltd | Automatic adjusting circuit for pulse width |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0522274A1 (en) * | 1991-06-24 | 1993-01-13 | International Business Machines Corporation | Process independent digital clock signal shaping network |
| US5532633A (en) * | 1993-12-03 | 1996-07-02 | Nec Corporaton | Clock generating circuit generating a plurality of non-overlapping clock signals |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0620172B2 (ja) | 1994-03-16 |
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