JPS59202751A - クロツク同期方法 - Google Patents
クロツク同期方法Info
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- JPS59202751A JPS59202751A JP59042248A JP4224884A JPS59202751A JP S59202751 A JPS59202751 A JP S59202751A JP 59042248 A JP59042248 A JP 59042248A JP 4224884 A JP4224884 A JP 4224884A JP S59202751 A JPS59202751 A JP S59202751A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1605—Fixed allocated frame structures
- H04J3/1623—Plesiochronous digital hierarchy [PDH]
- H04J3/1647—Subrate or multislot multiplexing
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はデータ伝送システムにおけるクロックの同期に
関する。
関する。
データ伝送システムの伝送経路を複数のユーザが互いに
干渉することなく共有できるように、伝送方法に関して
様々な手段がこれまで開発されてきた。よく知られた手
段の１つである時分割多重化においては複数のユーザ（
すなわち複数の端未機）からのディジタルデータは、共
有の伝送経路への伝送に備えてマルチプレクサに集めら
れる。
干渉することなく共有できるように、伝送方法に関して
様々な手段がこれまで開発されてきた。よく知られた手
段の１つである時分割多重化においては複数のユーザ（
すなわち複数の端未機）からのディジタルデータは、共
有の伝送経路への伝送に備えてマルチプレクサに集めら
れる。
クロックに同期するスイッチング手段によって、多重化
されるべき種々の端未機がポーリングされ、伝送される
べきデータが収集される。
されるべき種々の端未機がポーリングされ、伝送される
べきデータが収集される。
しかしながらマルチプレクサに接続される複数の端満機
は同じビット伝送速度を有するわけではなく、各々の端
末機はそれぞれ特定の周波数のクロックを有し、それに
従ってデータビットを供給する。
は同じビット伝送速度を有するわけではなく、各々の端
末機はそれぞれ特定の周波数のクロックを有し、それに
従ってデータビットを供給する。
こうしたクロックは、マルチプレクサさらに一般的には
マルチプレクサを有する伝送システムの外部にある。し
かし端末からのデータビットを収集する速度を決めるク
ロック信号を伝送システムの内部クロックによって発生
し、端末に供給することもできる。
マルチプレクサを有する伝送システムの外部にある。し
かし端末からのデータビットを収集する速度を決めるク
ロック信号を伝送システムの内部クロックによって発生
し、端末に供給することもできる。
伝送経路の電気的特性から、伝送に備えてディジタルデ
ータは変調されねばならない。ここではいわゆる両側帯
波直交搬送波（ＤＳＢ−ＱＣ）変調方式について考える
。ＤＳＢ−ＱＣ変調においては、多重化処理によって得
られるデータビットを数ビット（４または６ビツト）ご
とのグループに構成する。各々のグループの値は２次元
空間内の記号の１つを定義し、記号が信号瞬間において
２つの搬送波が有すべき振幅を定める。連続する２つの
信号瞬間の間の間隔はボー期間と呼ばれる。
ータは変調されねばならない。ここではいわゆる両側帯
波直交搬送波（ＤＳＢ−ＱＣ）変調方式について考える
。ＤＳＢ−ＱＣ変調においては、多重化処理によって得
られるデータビットを数ビット（４または６ビツト）ご
とのグループに構成する。各々のグループの値は２次元
空間内の記号の１つを定義し、記号が信号瞬間において
２つの搬送波が有すべき振幅を定める。連続する２つの
信号瞬間の間の間隔はボー期間と呼ばれる。
伝送信号は規則的な間隔を持った信号瞬間においてのみ
意味を持つ。記号を定めるビットを復元するため受信装
置は信号瞬間に受信した（ｉ号を処理できなければなら
ない。
意味を持つ。記号を定めるビットを復元するため受信装
置は信号瞬間に受信した（ｉ号を処理できなければなら
ない。
以上のような操作を行うには、伝送経路の受信側および
送信側で、周波数および位相が正確に調整できるような
りロックを備える必要がある。
送信側で、周波数および位相が正確に調整できるような
りロックを備える必要がある。
端未機、マルチプレクサおよび変調機を有するデータ伝
送システムの送信側が良好に動作するには、各々のクロ
ックが互いに全く無関係であってはならない。普通は、
複数の端未機のうちの１つのクロック（すなわち外部ク
ロック）が基準クロ９として選択され、モデムのクロッ
ク（すなわち内部クロック）はこの基準クロックと同期
される。
送システムの送信側が良好に動作するには、各々のクロ
ックが互いに全く無関係であってはならない。普通は、
複数の端未機のうちの１つのクロック（すなわち外部ク
ロック）が基準クロ９として選択され、モデムのクロッ
ク（すなわち内部クロック）はこの基準クロックと同期
される。
内部クロックは位相ロック発振器（ＰＬＯ）で構成され
る。一度調整が行われると、内部クロックの位相は外部
クロックの基準位相に固定（ロック）される。各クロッ
クの周波数の比が１：２（例えば９６００ Ｈｚ、４８
００ Ｈｚ、および２４００Ｈｚ ）である場合は、一
度同期されれば後続のサイクルの間は位相が狂うことは
ないのでこれは容易である。しかしながら周波数の比が
異なる場合（例えば、１４４００Ｈｚ、１２０００Ｈｚ
、９６００Ｈｚ、７２００Ｈｚ、４８００ Ｈｚ、およ
び２４００Ｈｚが同時に存在するようなシステム）は、
調整は容易ではない。
る。一度調整が行われると、内部クロックの位相は外部
クロックの基準位相に固定（ロック）される。各クロッ
クの周波数の比が１：２（例えば９６００ Ｈｚ、４８
００ Ｈｚ、および２４００Ｈｚ ）である場合は、一
度同期されれば後続のサイクルの間は位相が狂うことは
ないのでこれは容易である。しかしながら周波数の比が
異なる場合（例えば、１４４００Ｈｚ、１２０００Ｈｚ
、９６００Ｈｚ、７２００Ｈｚ、４８００ Ｈｚ、およ
び２４００Ｈｚが同時に存在するようなシステム）は、
調整は容易ではない。
本発明の目的はこのように各クロック周波数の比が異な
る場合にもタロツクの位相調整を行う方法を提供するこ
とにある。
る場合にもタロツクの位相調整を行う方法を提供するこ
とにある。
外部クロックを備え活動チャネルに接続された複数の低
速度データ端未機のデータビットが、位相固定発振器（
ＰＬＯ）を有する内部クロックを備えたモデムによって
、伝送を指示する信号瞬間発生時に高速通信路を介して
伝送されるようなデータ伝送システムにおいて、信号瞬
間を中に含みあらかじめ定められた時間幅を有する時間
スロットを選択し、ＰＬＯの位相調整のための基準クロ
ックとして外部クロックの１つを選択し、この選択され
た外部クロックの供給するタロツク信号の立下がりが時
間スロットの間に生ずるかどうかを監視して、 （イ）外部クロックの供給するクロック（、Ｉｉ号の立
下がりが時間スロットの間に生じない場合。 □時間
スロットの半分の期間だけＰＬＯの出力周波数を増加さ
せることにより内部クロックの供給するクロック信号の
位相を進める。
速度データ端未機のデータビットが、位相固定発振器（
ＰＬＯ）を有する内部クロックを備えたモデムによって
、伝送を指示する信号瞬間発生時に高速通信路を介して
伝送されるようなデータ伝送システムにおいて、信号瞬
間を中に含みあらかじめ定められた時間幅を有する時間
スロットを選択し、ＰＬＯの位相調整のための基準クロ
ックとして外部クロックの１つを選択し、この選択され
た外部クロックの供給するタロツク信号の立下がりが時
間スロットの間に生ずるかどうかを監視して、 （イ）外部クロックの供給するクロック（、Ｉｉ号の立
下がりが時間スロットの間に生じない場合。 □時間
スロットの半分の期間だけＰＬＯの出力周波数を増加さ
せることにより内部クロックの供給するクロック信号の
位相を進める。
（ロ） 外部クロックの供給するクロック信号の立下が
りが時間スロットの間に生じる場合。
りが時間スロットの間に生じる場合。
（ａ） 外部クロックの供給するクロック信号の立下
がりが時間スロットの前半に生じる場合。
がりが時間スロットの前半に生じる場合。
時間スロットの半分の期間よりも十分短い期間だけＰＬ
Ｏの出力周波数を減少させることにより内部クロックの
供給するクロック信号の位相を遅らせる。
Ｏの出力周波数を減少させることにより内部クロックの
供給するクロック信号の位相を遅らせる。
（ｂ） 外部クロックの供給するクロック信号の立下
が時間スロットの後半に生じる、場合。
が時間スロットの後半に生じる、場合。
時間スロットの半分の期間よりも十分短い期間だけＰＬ
Ｏの出力周波数を増加させることにより内部クロックの
供給するクロック信号の位相を進める。
Ｏの出力周波数を増加させることにより内部クロックの
供給するクロック信号の位相を進める。
本発明は、以上のようにして外部クロックに対して内部
タロツクの位相調整を行うタロツク同期方法である。
タロツクの位相調整を行うタロツク同期方法である。
第１図について説明する。第１図は通常のデータ伝送シ
ステムの概略を表わすブロック図である。
ステムの概略を表わすブロック図である。
低速度のデータ端末装置（ＤＴＥ）１２ないし１７がチ
ャネルＡないしＦおよびインターフェース回路を介して
マルチチャネルモデム３０に接続されている。インター
フェース回路はＣＣＩＴＴのＶ２４またはこれと等価な
Ｕ、Ｓ、標準ＥＩＡ２３２Ｇに従っている。マルチチャ
ネルモチｌ＼３０は高速通信路３２を介してマルチチャ
ネルモデム３４に接続されている。マルチチャネルモデ
ム３０と同様に、ＤＴＥ２２ないし２７がチャネルＡ′
ないしＦ′およびインターフェース回路を介してマルチ
チャネルモデム３４に接続されている。
ャネルＡないしＦおよびインターフェース回路を介して
マルチチャネルモデム３０に接続されている。インター
フェース回路はＣＣＩＴＴのＶ２４またはこれと等価な
Ｕ、Ｓ、標準ＥＩＡ２３２Ｇに従っている。マルチチャ
ネルモチｌ＼３０は高速通信路３２を介してマルチチャ
ネルモデム３４に接続されている。マルチチャネルモデ
ム３０と同様に、ＤＴＥ２２ないし２７がチャネルＡ′
ないしＦ′およびインターフェース回路を介してマルチ
チャネルモデム３４に接続されている。
各々のマルチチャネルモデム３０．３４は２つの主要部
から成る。１つはマルチプレクサ３６．４０であり、も
う１つは、実質上のモチ１１３８．４２である。マルチ
チャネルモデム３０．３４は例えば、ＤＳＢ−ＱＣ変調
を利用するＩＢＭ３８６５モデムが考えられる。マルチ
プレクサ３６．４０はｖ２４インターフェース４４．４
６およびバス４８．５０によってモデム３８．４２に接
続されている。
から成る。１つはマルチプレクサ３６．４０であり、も
う１つは、実質上のモチ１１３８．４２である。マルチ
チャネルモデム３０．３４は例えば、ＤＳＢ−ＱＣ変調
を利用するＩＢＭ３８６５モデムが考えられる。マルチ
プレクサ３６．４０はｖ２４インターフェース４４．４
６およびバス４８．５０によってモデム３８．４２に接
続されている。
次に第１図のデータ伝送システムの動作について説明す
る。今、ＤＴＥ １２ないし１７からＤＴＥ２２ないし
２７にデータの伝送が行われると仮定する。まずマルチ
プレクサ３６が、ＤＴＥ １２ないし１７のうち活動チ
ャネルに接続されたＤＴＥによって供給されるビットを
、Ｎビットごとのグループに再構成する。ここでは全体
のビット伝送速度を１４４００ｂｐｓ、ビットのグルー
プをＮ＝６すなわち６ビツトのグループと仮定する。各
々の６ビツトグループにおけるビットの割振りは活動チ
ャネルの構成に依存する。以下の表１に２．３の例を示
す。
る。今、ＤＴＥ １２ないし１７からＤＴＥ２２ないし
２７にデータの伝送が行われると仮定する。まずマルチ
プレクサ３６が、ＤＴＥ １２ないし１７のうち活動チ
ャネルに接続されたＤＴＥによって供給されるビットを
、Ｎビットごとのグループに再構成する。ここでは全体
のビット伝送速度を１４４００ｂｐｓ、ビットのグルー
プをＮ＝６すなわち６ビツトのグループと仮定する。各
々の６ビツトグループにおけるビットの割振りは活動チ
ャネルの構成に依存する。以下の表１に２．３の例を示
す。
構成２においてはチャネルＢおよびチャネルＦのみが活
動状態にあり、これらのチャネルのビット伝送速度はそ
れぞれ１２０００ｂｐｓおよび２４００ｂｐｓである。
動状態にあり、これらのチャネルのビット伝送速度はそ
れぞれ１２０００ｂｐｓおよび２４００ｂｐｓである。
従って全体のビットの伝送速度はみかけ上１４４００ｂ
ｐｓとなる。ポー期間の間に、マルチプレクサ３６はチ
ャネルＢに接続されたＤＴＥ １３からの５ビツトと、
チャネルＦに接続されたＤＴＥ １７からの１ピツ１〜
とを収集しなければならない。こうした６ビツトの１つ
のグループが１／２４０’Ｏ秒（ボー期間）ごとにモデ
ム３８に伝送される。モデム３８において各々のグルー
プに対応する記号が定められ、次いでＤＳＢ−ＱＣ変調
を用いて、１／２４００秒の間隔を有する信号瞬間ごと
に高速通信路３２を介して順次伝送される。従って高速
通信路３２上のアナログ信号は信号瞬間において情報を
搬送する。受信側においてモデム４２が受信信号を標本
化して連続する（Ｓ号瞬間ごとにその中の情報を抽出し
、それから受信記号を復元する。情報の抽出にはいくつ
かの信号処理階段を経て行われる。各々の記号は再び６
ビツトの信号に変換されて、各ビットは所望のＤＴＥに
伝送される。この例では６ビツトのうちの５ビツトがＤ
ＴＥ２３に伝送され、残りの１ビツトがＤＴＥ ２７に
伝送される。
ｐｓとなる。ポー期間の間に、マルチプレクサ３６はチ
ャネルＢに接続されたＤＴＥ １３からの５ビツトと、
チャネルＦに接続されたＤＴＥ １７からの１ピツ１〜
とを収集しなければならない。こうした６ビツトの１つ
のグループが１／２４０’Ｏ秒（ボー期間）ごとにモデ
ム３８に伝送される。モデム３８において各々のグルー
プに対応する記号が定められ、次いでＤＳＢ−ＱＣ変調
を用いて、１／２４００秒の間隔を有する信号瞬間ごと
に高速通信路３２を介して順次伝送される。従って高速
通信路３２上のアナログ信号は信号瞬間において情報を
搬送する。受信側においてモデム４２が受信信号を標本
化して連続する（Ｓ号瞬間ごとにその中の情報を抽出し
、それから受信記号を復元する。情報の抽出にはいくつ
かの信号処理階段を経て行われる。各々の記号は再び６
ビツトの信号に変換されて、各ビットは所望のＤＴＥに
伝送される。この例では６ビツトのうちの５ビツトがＤ
ＴＥ２３に伝送され、残りの１ビツトがＤＴＥ ２７に
伝送される。
本発明にとっては各々のＤＴＥとモデム（例えばモデム
３８）との間のビットの伝送を制御する操作が同期され
ていることが重要である。ここでは伝送モード操作だけ
について考えることにする。
３８）との間のビットの伝送を制御する操作が同期され
ていることが重要である。ここでは伝送モード操作だけ
について考えることにする。
各々のＤＴＥにはそれぞれ特定の周波数を有する外部ク
ロックが備えられている。これらのクロックの周波数は
１４４００Ｈｚ、１２０００Ｈｚ、９６００Ｈｚ、７２
００Ｈｚ、４８００ Ｈｚ、２４００Ｈｚである。モデ
ム３８には、１４４００Ｈｚの（ｆｉ号および２４００
Ｈｚの信号を発生する内部クロックが備えられている。
ロックが備えられている。これらのクロックの周波数は
１４４００Ｈｚ、１２０００Ｈｚ、９６００Ｈｚ、７２
００Ｈｚ、４８００ Ｈｚ、２４００Ｈｚである。モデ
ム３８には、１４４００Ｈｚの（ｆｉ号および２４００
Ｈｚの信号を発生する内部クロックが備えられている。
内部クロックはＰＬＯを使用する。
第２図について説明する。第２図は本発明の実施に必要
な送信側の構成要素を表わす図である。
な送信側の構成要素を表わす図である。
前述のようにチャネルＢおよびチャネルＦ従ってＤＴＥ
１３およびＤＴＥ １７が活動していると仮定するチ
ャネルＢおよびＦはデータビットＤおよびクロック信号
ＣＬＫを伝達する。この例ではモデム３８のクロックは
ＤＴＥ １３にある１２０００Ｈｚの外部クロックに同
期され、ＤＴＥＩ７には２４００ Ｈｚのクロック信号
を供給する。そうして１／２４００秒ごとにＤＴＥ １
３からの外部クロックの制御のもとで、ゲートＧ１を介
してＤＴＥ１３からの５ビツトのデータがレジスタＲｇ
にロードされる。これと同時に、ＰＬＯから供給される
信号から引き出される２４００Ｈｚのクロック信号の制
御のもとで、ＤＴＥ １７からの１ビツトのデータがレ
ジスタＲｇにロードされる。スイッチＳＷは、ＰＬＯの
発生する信号から引き出される２４００Ｈｚのクロック
信号をＤＴＥ １７に送ると共に、ＤＴＥ １３からの
クロック信号をＰＬＯに印加する。レジスタＲｇの内容
は、（ｉ号瞬間においてゲートＧ２を介してモデム３８
に伝送される６ビツトのデータを形成する。レジスタＲ
ｇ、ゲートＧ１およびスイッチＳＷはマルチプレクサ３
６の構成要素の一部である。
１３およびＤＴＥ １７が活動していると仮定するチ
ャネルＢおよびＦはデータビットＤおよびクロック信号
ＣＬＫを伝達する。この例ではモデム３８のクロックは
ＤＴＥ １３にある１２０００Ｈｚの外部クロックに同
期され、ＤＴＥＩ７には２４００ Ｈｚのクロック信号
を供給する。そうして１／２４００秒ごとにＤＴＥ １
３からの外部クロックの制御のもとで、ゲートＧ１を介
してＤＴＥ１３からの５ビツトのデータがレジスタＲｇ
にロードされる。これと同時に、ＰＬＯから供給される
信号から引き出される２４００Ｈｚのクロック信号の制
御のもとで、ＤＴＥ １７からの１ビツトのデータがレ
ジスタＲｇにロードされる。スイッチＳＷは、ＰＬＯの
発生する信号から引き出される２４００Ｈｚのクロック
信号をＤＴＥ １７に送ると共に、ＤＴＥ １３からの
クロック信号をＰＬＯに印加する。レジスタＲｇの内容
は、（ｉ号瞬間においてゲートＧ２を介してモデム３８
に伝送される６ビツトのデータを形成する。レジスタＲ
ｇ、ゲートＧ１およびスイッチＳＷはマルチプレクサ３
６の構成要素の一部である。
レジスタＲｇの６ビツトのデータはモデム３８に送られ
る。６ビツトのデータは記号の表を有する記号記憶装置
ＳＹＭＢのアドレス指定に用いられる。記号記憶装置Ｓ
Ｙ Ｍ Ｂは６ビツトのデータに応じた記号Ａｎを供
給する。ＤＳＢ−ＱＣ変調が利用される場合には、記号
Ａｎは互いに直交する２つの搬送波の振幅の瞬時値を定
める。記号Ａ１１は信号処理装置において処理される。
る。６ビツトのデータは記号の表を有する記号記憶装置
ＳＹＭＢのアドレス指定に用いられる。記号記憶装置Ｓ
Ｙ Ｍ Ｂは６ビツトのデータに応じた記号Ａｎを供
給する。ＤＳＢ−ＱＣ変調が利用される場合には、記号
Ａｎは互いに直交する２つの搬送波の振幅の瞬時値を定
める。記号Ａ１１は信号処理装置において処理される。
信号処理装置は伝送されるべき変調（８号のディジタル
符号化標本を与える。このディジタル符号化標本はディ
ジタル−アナログ変換器ＤＡＣに送られて、変換された
アナログ信号が高速通信路３２を介して伝送される。
符号化標本を与える。このディジタル符号化標本はディ
ジタル−アナログ変換器ＤＡＣに送られて、変換された
アナログ信号が高速通信路３２を介して伝送される。
信号処理装置においては、あらかじめ定められた規則に
従って様々なマイクロプロゲラ１１制御の動作が実行さ
れる。記号Ａｎは次の記号が処理可能となった時にだけ
信号処理装置に送られる。マイクロプログラムは伝送さ
れるべきデータの読取りを開始する命令（″伝送データ
読取り″）を含む。
従って様々なマイクロプロゲラ１１制御の動作が実行さ
れる。記号Ａｎは次の記号が処理可能となった時にだけ
信号処理装置に送られる。マイクロプログラムは伝送さ
れるべきデータの読取りを開始する命令（″伝送データ
読取り″）を含む。
この命令はボーレートで呼び出されるから、その実行は
信号瞬間を正確に定める。信号瞬間はゲートＧ２の活動
化を制御し、更に後に述べる時間スロットを定める。
信号瞬間を正確に定める。信号瞬間はゲートＧ２の活動
化を制御し、更に後に述べる時間スロットを定める。
内部クロックと外部クロックとの調整はｆｉ号瞬間にお
いてのみ行われる。前述のように、活動チャネルに接続
されたＤＴＥのクロックが、モデムの内部クロックの調
整のための基準クロックとして選択される。この選択は
デー多伝送システムの考えられる可能な構成ごとにあら
かじめ定められる。他の活動ＤＴＥのためのタロツク信
号は、モデムのＰＬＯによって供給されるクロック信号
から引き出される。″伝送データ読取り″命令に加えて
、時間スロットの大きさを定める命令もある。
いてのみ行われる。前述のように、活動チャネルに接続
されたＤＴＥのクロックが、モデムの内部クロックの調
整のための基準クロックとして選択される。この選択は
デー多伝送システムの考えられる可能な構成ごとにあら
かじめ定められる。他の活動ＤＴＥのためのタロツク信
号は、モデムのＰＬＯによって供給されるクロック信号
から引き出される。″伝送データ読取り″命令に加えて
、時間スロットの大きさを定める命令もある。
第３図は、本発明を利用するタロツク同期装置の一例で
ある。同期装置はＰＬＯおよびスイッチ６０を有する。
ある。同期装置はＰＬＯおよびスイッチ６０を有する。
ＰＬＯは２５９２ＫＨｚの周波数を持つ信号を発生する
水晶発振器５２を有している。この信号は第１の分局器
５４および第２の分局器５６に送られる。分周器５４は
、そこへ印加される″作動″指命の内容を定義する論理
値に応じて入力周波数を８．９、または１０で除算する
プログラム可能な分周器である。分局器５６は入力周波
数（普通は２８８ＫＨｚ）を２０で除算して１４４００
Ｈｚの信号Ｆ１を供給する。このＦｌはモデムの内部ク
ロック信号である。信号Ｆ１は前述の信号処理装置およ
び位相比較器５８に印加される。位相比較器５８は内部
クロックの調整のための基準クロックとして選択された
外部クロックによって供給される１ ２０００ Ｈｚ＝
の信号Ｆ２を受は取る。スイッチ６ｏを有する選択手段
は、選択（ｆ、量線がハイかローかに応じて、ＤＴＥ
１３のクロックまたはＤＴＥ １７のクロックを選択す
る。位相比較器５８はさらに、時間スロットを定義する
信号Ｗを受は取る。内部クロックはこの時間スロットの
間に調整される。実施例ではこの時間スロットは１／１
４４００秒の幅を有し、マイクロプログラムによって定
められた信号瞬間がその中央にくるようにされる。時間
スロットは内部クロック信号Ｆ１によって制御される。
水晶発振器５２を有している。この信号は第１の分局器
５４および第２の分局器５６に送られる。分周器５４は
、そこへ印加される″作動″指命の内容を定義する論理
値に応じて入力周波数を８．９、または１０で除算する
プログラム可能な分周器である。分局器５６は入力周波
数（普通は２８８ＫＨｚ）を２０で除算して１４４００
Ｈｚの信号Ｆ１を供給する。このＦｌはモデムの内部ク
ロック信号である。信号Ｆ１は前述の信号処理装置およ
び位相比較器５８に印加される。位相比較器５８は内部
クロックの調整のための基準クロックとして選択された
外部クロックによって供給される１ ２０００ Ｈｚ＝
の信号Ｆ２を受は取る。スイッチ６ｏを有する選択手段
は、選択（ｆ、量線がハイかローかに応じて、ＤＴＥ
１３のクロックまたはＤＴＥ １７のクロックを選択す
る。位相比較器５８はさらに、時間スロットを定義する
信号Ｗを受は取る。内部クロックはこの時間スロットの
間に調整される。実施例ではこの時間スロットは１／１
４４００秒の幅を有し、マイクロプログラムによって定
められた信号瞬間がその中央にくるようにされる。時間
スロットは内部クロック信号Ｆ１によって制御される。
分周器５４の出力はさらに分周器６２に送られる。分局
器６２は入力周波数を、データ伝送システムが使用する
様々な周波数（１４，４ＫＨｚ、１２ＫＨｚ、９．６Ｋ
Ｈｚ、７．２ＫＨｚ、４゜８ＫＨｚ、および２．４ＫＨ
ｚ）に除する。選択器６４はデータ伝送システムの構成
に従って、分周器６２の供給する出力周波数のうちの１
つ以上を選択する。実施例ではＤＴＥ １７へ向かうタ
ロツク信号線ＣＬＫだけが活動化される。
器６２は入力周波数を、データ伝送システムが使用する
様々な周波数（１４，４ＫＨｚ、１２ＫＨｚ、９．６Ｋ
Ｈｚ、７．２ＫＨｚ、４゜８ＫＨｚ、および２．４ＫＨ
ｚ）に除する。選択器６４はデータ伝送システムの構成
に従って、分周器６２の供給する出力周波数のうちの１
つ以上を選択する。実施例ではＤＴＥ １７へ向かうタ
ロツク信号線ＣＬＫだけが活動化される。
第３図の″調整要求″および″調整終了″については後
に説明する。
に説明する。
第４図は位相比較器５８の実施例を示す。信号１？１は
微分器７０に送られる。微分器７０は信号Ｆ１の立下が
りの度ごとにパルスを発生する。こうしたパルスはＡＮ
Ｄゲート７２に印加される。
微分器７０に送られる。微分器７０は信号Ｆ１の立下が
りの度ごとにパルスを発生する。こうしたパルスはＡＮ
Ｄゲート７２に印加される。
ＡＮＤゲート７２は前述の信号Ｗがハイである場合にの
み活動化する。ＡＮＤゲート７２の出力信号を″位相基
準″と記する。第２の微分器７４は微分器７２と同様に
、周波数１２０００ Ｈｚの外部クロック信号Ｆ２を受
は取り、信号Ｆ２の立下がりの度ごとにパルスを発生す
る。微分器７４の出力パルスはＡＮＤゲート７６に印加
される。ＡＮＤゲート７６は信号Ｗによって活動化する
。ＡＮＤゲート７６の出力信号を″基準外部クロック″
・と記する。信号Ｗは微分器７８に印加される。微分器
７８は（ｆｍ号Ｗの立上がりの度ごとにパルスを発生す
る。このパルスをＩＩＷ開始″と記する。
み活動化する。ＡＮＤゲート７２の出力信号を″位相基
準″と記する。第２の微分器７４は微分器７２と同様に
、周波数１２０００ Ｈｚの外部クロック信号Ｆ２を受
は取り、信号Ｆ２の立下がりの度ごとにパルスを発生す
る。微分器７４の出力パルスはＡＮＤゲート７６に印加
される。ＡＮＤゲート７６は信号Ｗによって活動化する
。ＡＮＤゲート７６の出力信号を″基準外部クロック″
・と記する。信号Ｗは微分器７８に印加される。微分器
７８は（ｆｍ号Ｗの立上がりの度ごとにパルスを発生す
る。このパルスをＩＩＷ開始″と記する。
ＡＮＤゲート７２の出力はラッチＲ１のセット入力に接
続される。ラッチＲ１は、ＯＲゲート８８を介して、Ａ
ＮＤゲート７６および微分器７８の出力に接続されたリ
セット入力を有する。もう１つのラッチＲ２はＡＮＤゲ
ート７６の出方に接続されたセット入力と、微分器７８
の出力に接続されたリセット入力とを有する。ラッチＲ
１およびＲ２の論理出力は、２段のレジスタＲ３／Ｒ４
に印加される。ラッチＲ１およびＲ２の内容は、微分器
７８の出力パルスの定める時間すなわち信号Ｗの立上が
り時にレジスタＲ３／Ｒ４に送られて、一方ラッチＲ１
およびＲ２がリセットされる。
続される。ラッチＲ１は、ＯＲゲート８８を介して、Ａ
ＮＤゲート７６および微分器７８の出力に接続されたリ
セット入力を有する。もう１つのラッチＲ２はＡＮＤゲ
ート７６の出方に接続されたセット入力と、微分器７８
の出力に接続されたリセット入力とを有する。ラッチＲ
１およびＲ２の論理出力は、２段のレジスタＲ３／Ｒ４
に印加される。ラッチＲ１およびＲ２の内容は、微分器
７８の出力パルスの定める時間すなわち信号Ｗの立上が
り時にレジスタＲ３／Ｒ４に送られて、一方ラッチＲ１
およびＲ２がリセットされる。
レジスタＲ３／Ｒ４の内容は、″調整要求″信号が出さ
れた場合に、分周器５４を、従ってＰＬＯを調整するの
に使用される。これについては後に述べる。
れた場合に、分周器５４を、従ってＰＬＯを調整するの
に使用される。これについては後に述べる。
調整が終了すると分周器５４は、ＰＬＯの調整が終了し
たことを通知する″調整終了′″ｌパルスを送出する。
たことを通知する″調整終了′″ｌパルスを送出する。
このパルスはＡＮＤゲート８０の入力の１つに印加され
る。ＡＮＤゲート８０はレジスタ段Ｒ４の出力に接続さ
れた第２の入力を有する。
る。ＡＮＤゲート８０はレジスタ段Ｒ４の出力に接続さ
れた第２の入力を有する。
ＡＮＤゲート８０の出力はＯ’Ｒゲート８２の入力の１
つに接続されている。ＯＲゲート８２の第２の入力はイ
ンバータ（Ｉ）８４によって反転された信号Ｆ１を受は
取る。ＯＲゲート８２の出力はランチ８６のリセット入
力に接続され、ラッチ８６は微分器７８の出力に接続さ
れたセット入力を有する。ラッチ８６の出力は前述の″
調整要求″信号である。
つに接続されている。ＯＲゲート８２の第２の入力はイ
ンバータ（Ｉ）８４によって反転された信号Ｆ１を受は
取る。ＯＲゲート８２の出力はランチ８６のリセット入
力に接続され、ラッチ８６は微分器７８の出力に接続さ
れたセット入力を有する。ラッチ８６の出力は前述の″
調整要求″信号である。
レジスタＲ３／Ｒ４の内容は次の表２に示すような意味
を持っている。
を持っている。
表 −２
第５図について説明する。第５図は位相比較器５８の動
作を表わす波形図である。１番目の波形は、実施例にお
いては１／１４４００秒の幅を持ち且つボー期間ごとに
１回発生される時間スロット信号Ｗを表わす。２番目お
よび３番目の波形は周波数１４４００ Ｈｚの信号Ｆ１
および周波数１２０００Ｈｚの信号Ｆ２をそれぞれ表わ
す。４番目の波形は時間スロットの始まりを示すパルス
″Ｗ開始″を表わす。５番目および６番目の波形は信号
Ｆ１および信号Ｆ２の立下がりをそれぞれ示すパルス″
位相基準″、″基準外部クロシフを表わす。７番目ない
し１０番目の波形はＲ１ないしＲ４の出力をそれぞれ表
わす。１１番目の波形は調整のためにラッチ８６から発
生される″調整要求′″（ｉ号を表わす。最後の波形は
調整が終了したことを位相比較器５８に通知するパルス
″調整終了″を表わす。
作を表わす波形図である。１番目の波形は、実施例にお
いては１／１４４００秒の幅を持ち且つボー期間ごとに
１回発生される時間スロット信号Ｗを表わす。２番目お
よび３番目の波形は周波数１４４００ Ｈｚの信号Ｆ１
および周波数１２０００Ｈｚの信号Ｆ２をそれぞれ表わ
す。４番目の波形は時間スロットの始まりを示すパルス
″Ｗ開始″を表わす。５番目および６番目の波形は信号
Ｆ１および信号Ｆ２の立下がりをそれぞれ示すパルス″
位相基準″、″基準外部クロシフを表わす。７番目ない
し１０番目の波形はＲ１ないしＲ４の出力をそれぞれ表
わす。１１番目の波形は調整のためにラッチ８６から発
生される″調整要求′″（ｉ号を表わす。最後の波形は
調整が終了したことを位相比較器５８に通知するパルス
″調整終了″を表わす。
分周器５４は、レジスタＲ３／Ｒ４に記憶され前述の″
作動″指令を定める２進値に応じて位相比較器５８によ
って制御される。レジスタＲ３／ｌ？’４の２進値の内
容が” ｏ ｏ ”または”ｉｏ”であるならば、高速
調整を行ため分周器５４はビット期間の半分すなわち１
／２８８００秒の間、入力周波数を８で除し、その後火
の時間スロツ１〜が生じるまで（この時レジスタＲ３／
Ｒ４の内容は再び吟味される）９で除す。この高速調整
は内部クロック信号Ｆｌの立下がりおよび時伺スロット
自身をすばやく移動させることによって、外部クロック
イ＝号Ｆ２の立下がりが時間スロットの間に生じるよう
にすることが目的である（ただし変化するのは（ｉ号Ｆ
Ｔおよび信号Ｗであって、信号Ｆ２は変化しない）。レ
ジスタＲ３／Ｒ４の２進値の内容がｒｒ Ｏ１ｕまたは
ＩＩＩＶＨであるならば、ＰＬ○の低速調整が行われる
。この調整はあらかじめ定められた幅の時間スロット内
で、信号瞬間時に行われる通常の調整である。レジスタ
Ｒ３／Ｒ４の２進値の内容が”０１”であるならば、分
局器５４は入力周波数を１０分の１にし、ｚｒＩＶｒで
あるならば、８分の１にする。レジスタＲ３／Ｒ４の内
容が０１″および”１１”の場合の調整は、分周器５４
によって１ステツプの間だけ行われる。すなわち、分周
器５４は入力周波数を８または１０で１回だけ除して、
次の信号瞬間がくるまでは９で除す。
作動″指令を定める２進値に応じて位相比較器５８によ
って制御される。レジスタＲ３／ｌ？’４の２進値の内
容が” ｏ ｏ ”または”ｉｏ”であるならば、高速
調整を行ため分周器５４はビット期間の半分すなわち１
／２８８００秒の間、入力周波数を８で除し、その後火
の時間スロツ１〜が生じるまで（この時レジスタＲ３／
Ｒ４の内容は再び吟味される）９で除す。この高速調整
は内部クロック信号Ｆｌの立下がりおよび時伺スロット
自身をすばやく移動させることによって、外部クロック
イ＝号Ｆ２の立下がりが時間スロットの間に生じるよう
にすることが目的である（ただし変化するのは（ｉ号Ｆ
Ｔおよび信号Ｗであって、信号Ｆ２は変化しない）。レ
ジスタＲ３／Ｒ４の２進値の内容がｒｒ Ｏ１ｕまたは
ＩＩＩＶＨであるならば、ＰＬ○の低速調整が行われる
。この調整はあらかじめ定められた幅の時間スロット内
で、信号瞬間時に行われる通常の調整である。レジスタ
Ｒ３／Ｒ４の２進値の内容が”０１”であるならば、分
局器５４は入力周波数を１０分の１にし、ｚｒＩＶｒで
あるならば、８分の１にする。レジスタＲ３／Ｒ４の内
容が０１″および”１１”の場合の調整は、分周器５４
によって１ステツプの間だけ行われる。すなわち、分周
器５４は入力周波数を８または１０で１回だけ除して、
次の信号瞬間がくるまでは９で除す。
第１図はデータ伝送システムの構成を表わすブロック図
、第２図は本発明を説明するブロック図、第３図は本発
明の一実施例を示すブロック図、第４図は第３図の位相
比較器５８の詳細を表わすブロック図、第５図は本発明
の詳細な説明する波形図である。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人 弁理士 頓 宮 孝 −（外１名）
、第２図は本発明を説明するブロック図、第３図は本発
明の一実施例を示すブロック図、第４図は第３図の位相
比較器５８の詳細を表わすブロック図、第５図は本発明
の詳細な説明する波形図である。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人 弁理士 頓 宮 孝 −（外１名）
Claims (1)
- 【特許請求の範囲】 外部クロックを備え活動チャネルに接続された複数の低
速度データ端未機のデータビットが、位相固定発振器（
ＰＬＯ）を有する内部クロックを備えたモデムによって
、伝送を指示する信号瞬間発生時に高速通信路を介して
伝送が行われるようなデータ伝送システムにおいて、 前記信号瞬間を中に含みあらかじめ定められた時間幅を
有する時間スロットを選択し、前記ＰＬＯの位相調整の
ための基準クロックとして前記低速度データ端未機の前
記外部クロックのうちの１つを選択し、該選択された外
部クロックの供給するクロック信号の遷移が前記時間ス
ロットの間に生ずるかどうかを検出して前記時間スロッ
トの間の一定時間前記ＰＬＯの出力周波数を増加または
減少させることにより前記外部クロックの供給するクロ
ック信号の遷移を前記時間スロットの間に生じせしめる
ことによって前記外部クロックおよび内部クロックの位
相調整を行うことを特徴とするクロック同期方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP19830430015 EP0124674B1 (fr) | 1983-04-27 | 1983-04-27 | Procédé de synchronisation de l'émetteur d'un système de transmission numérique et dispositif de mise en oeuvre dudit procédé |
| EP834300154 | 1983-04-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59202751A true JPS59202751A (ja) | 1984-11-16 |
| JPH0316055B2 JPH0316055B2 (ja) | 1991-03-04 |
Family
ID=8191496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59042248A Granted JPS59202751A (ja) | 1983-04-27 | 1984-03-07 | クロツク同期方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0124674B1 (ja) |
| JP (1) | JPS59202751A (ja) |
| DE (1) | DE3372897D1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2708160B1 (fr) * | 1993-07-22 | 1995-09-08 | Sagem | Système électronique à recalage d'horloge. |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3665405A (en) * | 1970-03-17 | 1972-05-23 | Computer Transmission Corp | Multiplexer |
| US3752933A (en) * | 1972-01-06 | 1973-08-14 | Databit Inc | Bit regeneration for time division multiplexers |
| US4280099A (en) * | 1979-11-09 | 1981-07-21 | Sperry Corporation | Digital timing recovery system |
| US4305045A (en) * | 1979-11-14 | 1981-12-08 | Bell Telephone Laboratories, Incorporated | Phase locked loop clock synchronizing circuit with programmable controller |
-
1983
- 1983-04-27 DE DE8383430015T patent/DE3372897D1/de not_active Expired
- 1983-04-27 EP EP19830430015 patent/EP0124674B1/fr not_active Expired
-
1984
- 1984-03-07 JP JP59042248A patent/JPS59202751A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| EP0124674B1 (fr) | 1987-08-05 |
| EP0124674A1 (fr) | 1984-11-14 |
| DE3372897D1 (en) | 1987-09-10 |
| JPH0316055B2 (ja) | 1991-03-04 |
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