JPS5918746Y2 - Retrigger multivibrator - Google Patents

Retrigger multivibrator

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JPS5918746Y2
JPS5918746Y2 JP1977156765U JP15676577U JPS5918746Y2 JP S5918746 Y2 JPS5918746 Y2 JP S5918746Y2 JP 1977156765 U JP1977156765 U JP 1977156765U JP 15676577 U JP15676577 U JP 15676577U JP S5918746 Y2 JPS5918746 Y2 JP S5918746Y2
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JP
Japan
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gate
input
output
circuit
retrigger
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JP1977156765U
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JPS5482542U (en
Inventor
生三 谷崎
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日本精機株式会社
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Description

【考案の詳細な説明】 本考案はゲートを使用したリトリガモノマルチバイブレ
ータの改良構造に関するものでトリガ入力とリトリガ入
力とクリア入力および゛Q出力とQ出力とを具備した上
記バイブレータを構造を複雑にすることなく、かつ動作
を安定に形成することを目的とするもので゛ある。
[Detailed description of the invention] This invention relates to an improved structure of a retrigger mono-multivibrator using a gate, and the structure of the above vibrator is complicated. The purpose is to form the motion stably without causing any damage.

以下、添付図面に基づいて本考案の実施例を詳述する。Hereinafter, embodiments of the present invention will be described in detail based on the accompanying drawings.

第1図において、1は2人力NAND回路を用いた第1
ゲート、2は3人力NAND回路を用いた第2ゲート、
3は上記第1ゲートと第2ゲートとで形成するフリップ
フロップ回路、4は第1ゲートの1つの入力に接続した
微分回路、5と6,7は微分回路4を形成するコンデン
サーード、8は微分回路4に接続したトリガ入力、9は
第2ゲート2の1つの入力と接続したクリア入力、10
は上記第1ゲート1の出力に接続した2人力AND回路
を用いた第3ゲート、11は第3ゲート10の1つの入
力と接続したトリガ入力、12は第3ゲート10の出力
に接続した積分回路、13.14は積分回路12を形成
する抵抗とコンデンサ、15は積分回路12の出力に接
続した保護抵抗、16は抵抗15に入力を、そして出力
を上記第2ゲート2の更に他の入力に接続したインバー
タから成る第4ゲート、17は上記第3ゲーNOの出力
と第4ゲート16の入力とに接続し、上記積分回路12
の放電回路を形成するダイオードを示す。
In Figure 1, 1 is a first circuit using a two-man NAND circuit.
gate, 2 is the second gate using a three-person NAND circuit,
3 is a flip-flop circuit formed by the first gate and the second gate; 4 is a differentiation circuit connected to one input of the first gate; 5, 6, and 7 are capacitors forming the differentiation circuit 4; 8 9 is the trigger input connected to the differentiating circuit 4, 9 is the clear input connected to one input of the second gate 2, and 10 is the trigger input connected to the differentiating circuit 4.
is a third gate using a two-man power AND circuit connected to the output of the first gate 1, 11 is a trigger input connected to one input of the third gate 10, and 12 is an integral gate connected to the output of the third gate 10. 13 and 14 are resistors and capacitors forming the integrating circuit 12, 15 is a protective resistor connected to the output of the integrating circuit 12, 16 is an input to the resistor 15, and an output is connected to another input of the second gate 2. A fourth gate 17 consisting of an inverter connected to the output of the third gate NO and the input of the fourth gate 16 is connected to the integrator circuit 12.
diodes forming a discharge circuit are shown.

上記構成において、第2図と・もにその作動を説明する
The operation of the above configuration will be explained with reference to FIG.

トリガ入力8への信号を第2図AのようにHからLにす
ると、コンデンサー5と抵抗6,7とで微分された第2
図Bの波形が第1ゲート1の入力に印加され、これに伴
って第2ゲート2と・もに形成するフリップフロップ回
路3がトリガされ、第1、第2ゲート1,2のQ、 Q
出力が反転し、Q出力はLからHにQ出力はHからLに
第2図C,Dのように動作する。
When the signal to the trigger input 8 changes from H to L as shown in Fig. 2A, the second signal differentiated by the capacitor 5 and resistors 6 and 7
The waveform shown in Figure B is applied to the input of the first gate 1, and accordingly the flip-flop circuit 3 formed together with the second gate 2 is triggered, and the Q and Q of the first and second gates 1 and 2 are triggered.
The output is inverted, and the Q output changes from L to H, and the Q output changes from H to L, as shown in FIG. 2, C and D.

そして上記反転動作により第3ゲート10の入力に上記
Q出力が印加される。
The above-mentioned inversion operation applies the above-mentioned Q output to the input of the third gate 10.

こ・で第2図Eに示すようにリドツガ人力11への人力
状態がLであれば、上記第3ゲート10の出力状態は第
2図Fに示すようにLを維持し、その間第1ゲート1の
Q出力は第2図CのようにHを持続する。
In this case, if the human power state to the Ridotsuga manpower 11 is L as shown in FIG. 2E, the output state of the third gate 10 is maintained at L as shown in FIG. The Q output of 1 remains high as shown in FIG. 2C.

つぎに第2図Eに示すようにリドツガ人力11をLから
Hに反転すれば第3ゲート10の出力は第2図Fのよう
にLからHに反転し、該反転動作により積分回路12の
コンデンサ14は抵抗13を通して充電され、T秒後に
上記抵抗13とコンデンサ14との接続点にはインバー
タで形成する第4ゲート16のスレショルド電圧VTR
に第2図Gで達する。
Next, as shown in FIG. 2E, if the lidotsuga human power 11 is inverted from L to H, the output of the third gate 10 is inverted from L to H as shown in FIG. The capacitor 14 is charged through the resistor 13, and after T seconds, the threshold voltage VTR of the fourth gate 16 formed by an inverter is applied to the connection point between the resistor 13 and the capacitor 14.
is reached at G in Figure 2.

すると第4ゲート16の出力はHからLに反転し、この
出力信号で上記フリップフロップ回路3を反転する。
Then, the output of the fourth gate 16 is inverted from H to L, and this output signal inverts the flip-flop circuit 3.

すなわち上記第1ゲート1のQ出力はLとなり、同時に
第3ゲート10の出力もLとなる。
That is, the Q output of the first gate 1 becomes L, and at the same time, the output of the third gate 10 also becomes L.

従ってこれに伴い上記積分回路12のコンデンサ14の
電荷は抵抗15、ダイオード17、そして第3ゲート1
0の出力を通って急速に放電し、積分回路12の抵抗1
3とコンデンサ14との節点電圧は第4ゲート16のス
レショルド電圧VTRより低下し、その出力は第2図H
のように瞬間的にLとなり、すぐにHに復帰して安定状
態を保持する。
Accordingly, the charge in the capacitor 14 of the integrating circuit 12 is transferred to the resistor 15, the diode 17, and the third gate 1.
0 quickly discharges through the output of resistor 1 of the integrator circuit 12.
3 and the capacitor 14 is lower than the threshold voltage VTR of the fourth gate 16, and its output is as shown in FIG.
As shown in FIG.

更にリトリガ人力11の入力状態がHのときトリガ入力
8にパルス信号を印加すれば、フリップフロップ回路3
の第1ゲートのQ出力はLからHに反転し、同時に第3
ゲート10の出力はLからHに反転して積分回路12の
抵抗13を通してコンテ゛ンサ14を充電する。
Furthermore, if a pulse signal is applied to the trigger input 8 when the input state of the retrigger input 11 is H, the flip-flop circuit 3
The Q output of the first gate of is inverted from L to H, and at the same time the Q output of the third gate of
The output of the gate 10 is inverted from L to H and charges the capacitor 14 through the resistor 13 of the integrating circuit 12.

こうして抵抗13とコンテ゛ンサ14の節点電圧の上昇
により、以下上述同様の動作でT秒後に第1ゲート1の
Q出力はHからLに反転することになる。
In this way, due to the rise in the node voltage of the resistor 13 and the capacitor 14, the Q output of the first gate 1 is inverted from H to L after T seconds by the same operation as described above.

またフリップフロップ回路3が準安定状態にあって、第
1ゲート1のQ出力がHで゛第2ゲート2のQ出力がL
のときに上記クリア人力9にLの信号を印加することに
よって安定状態に強制的に引き戻しQ出力をLに、Q出
力をHに反転する。
In addition, the flip-flop circuit 3 is in a quasi-stable state, and the Q output of the first gate 1 is H and the Q output of the second gate 2 is L.
At this time, by applying an L signal to the clear manual power 9, the clear state is forcibly returned to a stable state, and the Q output is inverted to L and the Q output is inverted to H.

すなわち、本考案は第1ゲート1と第2ゲート2とで形
成したフリップフロップ回路3のシュミット特性によっ
てその出力にチャタリング波形が発生することなく、後
段回路を安定に制御することができ、更に上記フリップ
フロップ回路3にトリガ入力8の他にクリア人力9を付
備可能にして、たとえば該クリア人力9を電源(図示せ
ず)に接続し、電源投入の初期だけLの信号を印加する
ことによりその投入動作に伴うリトリガモノマルチバイ
ブレータのトリガ゛を回避することもで゛きる。
That is, in the present invention, the Schmitt characteristic of the flip-flop circuit 3 formed by the first gate 1 and the second gate 2 makes it possible to stably control the subsequent stage circuit without generating a chattering waveform in its output. In addition to the trigger input 8, the flip-flop circuit 3 can be equipped with a clear manual input 9, for example, by connecting the clear manual input 9 to a power source (not shown) and applying an L signal only at the initial stage of power-on. It is also possible to avoid triggering the retrigger mono-multivibrator due to the closing operation.

また、第1. 2. 3. 4ゲート1. 2.10.
16をCMOSゲートで構成する場合には上記バイブレ
ータのパルス幅を広い範囲で任意に設定することができ
る。
Also, 1st. 2. 3. 4 gates 1. 2.10.
When 16 is constituted by a CMOS gate, the pulse width of the vibrator can be arbitrarily set within a wide range.

すなわち、リトリガ人力11の入力状態がHでトリガ入
力8にパルス信号を印加したとき、あるいは上記リトリ
ガ入力11の入力状態がLでトリガ入力8にパルス信号
を印加し、その後リトリガ人力11をHに反転したとき
上記バイブレータのパルス幅を決定する要因となるのは
積分回路12の抵抗13およびコンデンサ14の値であ
り、抵抗13の値は第1ゲート1の出力電流が過大とな
る抵抗より大きく選ぶことにより理論的には無限大の抵
抗値まで使用可能である。
That is, when the input state of the retrigger input 11 is H and a pulse signal is applied to the trigger input 8, or when the input state of the retrigger input 11 is L and a pulse signal is applied to the trigger input 8, then the retrigger input 11 is set to H. The factors that determine the pulse width of the vibrator when reversed are the values of the resistor 13 and capacitor 14 of the integrating circuit 12, and the value of the resistor 13 is selected to be larger than the resistor that causes the output current of the first gate 1 to be excessive. Therefore, it is theoretically possible to use up to an infinite resistance value.

従って、上記ゲー) 1. 2.10.16と積分回路
12との簡単な組み合せによりトリガ入力8、クリア人
力9、リトリガ人力11および゛Q出出力出出力備えた
高性能な本格的リトリガモノマルチバイブレータを経済
的に形成す〜ることができる。
Therefore, the above game) 1. 2.10.16 and the integration circuit 12 can be easily combined to economically form a high-performance, full-scale retrigger mono-multivibrator with 8 trigger inputs, 9 clear manual inputs, 11 retrigger manual inputs, and ゛Q output/output. can do.

以上詳述したように本考案は2端子入力の第1ゲートと
3端子入力の第2ゲートとの各入出力を接続してフリッ
プフロップ回路を形成するとともに、上記第1ゲートの
他の入力をトリガ入力とし、第2ゲートの他の入力をク
リア入力とし、また上記第1ゲートの出力を論理積動作
をなす第3ゲートの1人力に接続してこの第3ゲートの
他の入力をリトリガ゛人力とし、かつ上記第3ゲートの
出力は積分回路を介して所定入力レベルで反転動作をな
す第4ゲートに接続し、さらに第4ゲートの出力を上記
第2ゲートの他の入力に接続したことにより、簡易な回
路構成でトリガ、リトリガおよびクリア人力を備えた多
機能なリトリガモノマルチバイブレータを安価に提供す
ることができるものである。
As detailed above, the present invention forms a flip-flop circuit by connecting the inputs and outputs of a first gate with two-terminal input and a second gate with three-terminal input, and connects the other inputs of the first gate. The other input of the second gate is used as a trigger input, the other input of the second gate is used as a clear input, and the output of the first gate is connected to one input of a third gate that performs an AND operation to retrigger the other input of this third gate. The output of the third gate is connected to a fourth gate that performs an inverting operation at a predetermined input level via an integrating circuit, and the output of the fourth gate is connected to the other input of the second gate. As a result, it is possible to provide a multifunctional retrigger mono-multivibrator with a simple circuit configuration and manual trigger, retrigger, and clear functions at a low cost.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本考案の一実施例を示す回路図、第2図は第1
同各部の特性図である。 第1ゲート1、第2ゲート2、フリップフロップ回路3
、トリガ入力8、クリア人力9、第3ゲート10、リト
リガ人力11.積分回路12、第4ゲート16゜
Fig. 1 is a circuit diagram showing one embodiment of the present invention, and Fig. 2 is a circuit diagram showing an embodiment of the present invention.
It is a characteristic diagram of each part. First gate 1, second gate 2, flip-flop circuit 3
, trigger input 8, clear manual power 9, third gate 10, retrigger manual power 11. Integrating circuit 12, 4th gate 16°

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 2端子人力の第1ゲートと3端子入力の第2ゲートとの
各入出力を接続してフリップフロップ回路を形成すると
ともに、上記第1ゲートの他の入力をトリガ人力とし、
第2ゲートの他の入力をクリア入力とし、また上記第1
ゲートの出力を論理積動作をなす第3ゲートの1入力に
接続してこの第3ゲートの他の入力をリトリガ入力とし
、かつ上記第3ゲートの出力は積分回路を介して所定入
力レベルで反転動作をなす第4ゲートに接続し、さらに
第4ゲートの出力を上記第2ゲートの他の入力に接続し
てなるリトリガマルチバイブレータ。
A flip-flop circuit is formed by connecting the inputs and outputs of a first gate with two-terminal input and a second gate with three-terminal input, and the other input of the first gate is used as a trigger input,
The other input of the second gate is used as a clear input, and the first
The output of the gate is connected to one input of a third gate that performs an AND operation, and the other input of this third gate is used as a retrigger input, and the output of the third gate is inverted at a predetermined input level via an integrating circuit. The retrigger multivibrator is connected to a fourth gate that operates, and further connects the output of the fourth gate to another input of the second gate.
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* Cited by examiner, † Cited by third party
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ELECTRONICS=1972 *

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JPS5482542U (en) 1979-06-12

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