JPS59182646A

JPS59182646A - Code converting system

Info

Publication number: JPS59182646A
Application number: JP5661583A
Authority: JP
Inventors: Osamu Yoshida; 美田　修; Masahiro Hata; 昌弘秦; Haruhiko Okamura; 岡村　治彦; Masakazu Yamaguchi; 山口　政数
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1983-03-31
Filing date: 1983-03-31
Publication date: 1984-10-17
Also published as: JPH0118455B2

Abstract

PURPOSE:To improve the data processing efficiency by adding an output bit generated from an additional bit generating circuit to a code by means of a bit addition circuit and converting the output bit into a multi-bit code in +1-bit. CONSTITUTION:An upper 3-bit is given to an AND gate 10 in case of the 7-bit code system via inverters 16-18, the least significant bit is not inputted and a write signal WRT is applied. When the signal WRT is logical ''1'', the inverters 16-18 all output ''1'' and the gate 10 outputs ''1''. When this signal ''1'' is outputted to an FF13, since the least significant bit ID0 of the input data in 7-bit is inputted to the FF13, the output of the FF13 goes to ''0'' when the input code is an SO code and goes to ''1'' when the input code is an SI code. The outputs are fed to a latch circuit 14. On the other hand, in case of the 8-bit code system, a 8-bit code is transmitted as it is to the circuit 14.

Description

【発明の詳細な説明】〔発明の技術分野〕本発明はディスプレイやキーボード等で使用されるＪＩ
Ｓの７ビツトのキャラクタコードと、ＪＩＳの８ビツト
のキャラクタコードの両刀のコード体系でアクセスでき
るようにするために、Ｊ工Ｓ７ビツトのキャラクタコー
ド系でアクセスするトキこれをＪＩ８８ビットのキャラ
クタコードに変換して、いずれの場合でも利用できるよ
うにした符号変換方式に関する。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to JI used in displays, keyboards, etc.
In order to be able to access using the double-edged code system of the S 7-bit character code and the JIS 8-bit character code, we changed the access using the JIS S7-bit character code to the JI 88-bit character code. It relates to a code conversion method that can be converted and used in any case.

[Technology background, conventional technology and problems]

例えば第１図に示す如く、プロセッサ１、主メモリ２、
キーボード３、ＣＲＴ表示部４、プリンタ５等により構
成されるデータ処理装置において、キーボード３よシ入
力されたキャラクタをＣＲＴ４に表示したシ、ＣＰＵ　
１で処理した演算結果をプリンタ５等より出力している
。このときキャラクタコードとしてＪＩＳ規格に７ビツ
トコードと８ビツトコードの２種類がある。For example, as shown in FIG. 1, a processor 1, a main memory 2,
In a data processing device composed of a keyboard 3, a CRT display section 4, a printer 5, etc., a CPU displays characters input from the keyboard 3 on the CRT 4;
The calculation results processed in step 1 are outputted from a printer 5 or the like. At this time, there are two types of character codes in the JIS standard: a 7-bit code and an 8-bit code.

キャラクタコードを８ビツトで構成する場合には２５６
種数のキャラクタを表わすことができるので、プリンタ
５ではこの８ビツトコードで１Ｉ５１１　御７５Ｅ行わ
れるように構成されている。しかしキービード３ではキ
ーを２５６個も設けることはできず１つのキーに複数の
機能をもたせるとともにシフトアウド（ＳＯ）キー及び
シフトイン（８丁）キーを設け、これらのキーのいずれ
か一万を押したのちに他のキーを操作するように構成さ
れているＯすなわち、キーボードでは、第３図に示す如
くＳＯキーを操作してキーＡを押せば、第２図（イ）に
示す如く、上位３ビツトで列（Ａの例でば４−ｒｌｏＯ
Ｊ　）が、下位４ビツトで行（Ａの例では１＝ｒＯ００
１Ｊ　）が表示されたキャラクタコードが出力され、例
えばＣＲＴ４にｒＡＪが表示されることになる。またＳ
Ｉキーを操作してＡと同じキーを操作すれば、これまた
第２図（イ）に示す如きｒｌｏｏｏｏｏｌＪという７ビ
ツト出力が出るが、先にＳＩキーが押されているので、
第３図（ロ）に示す如く「チ」が出力され、ＣＲＴ４に
「テ」が出力されることになる。またＳＯキーを押した
ときはｒ　０００１１１０　Ｊが出力され、ＳＩキーが
押されたときはｒｏｏｏｌｌｌｌＪが出力されることは
、第３図（イ）、（ロ）より明らかである０ところでＪ
Ｉ８８ビット規格では、第４図に示す如く構成されてい
る。そしてこの８ビツトは、第２図（ロ）に示す如く、
上位４ビツトが列を示し、下位４ビツトが行を示してい
る。256 if the character code consists of 8 bits
Since genus characters can be represented, the printer 5 is configured to perform 1I511 control 75E using this 8-bit code. However, in the Key Bead 3, it was not possible to have 256 keys, so one key had multiple functions, and a shift out (SO) key and a shift in (8) key were provided, and any one of these keys could be pressed 10,000 times. In other words, on a keyboard that is configured to operate other keys later, if you operate the SO key and press key A as shown in Figure 3, the upper level will be displayed as shown in Figure 2 (A). A column of 3 bits (4-rloO in the example of A)
J) is the lower 4 bits of the row (1=rO00 in the example of A).
1J) is output, and, for example, rAJ is displayed on the CRT 4. Also S
If you press the I key and then press the same key as A, you will get a 7-bit output rloooooolJ as shown in Figure 2 (a), but since the SI key was pressed first,
As shown in FIG. 3 (b), "chi" is output, and "te" is output to the CRT 4. It is clear from Figure 3 (a) and (b) that when the SO key is pressed, r 0001110 J is output, and when the SI key is pressed, rooollll J is output.
According to the I88-bit standard, the configuration is as shown in FIG. And these 8 bits are as shown in Figure 2 (b).
The upper 4 bits indicate the column, and the lower 4 bits indicate the row.

したがって、プリンタ５のように８ビツトコードで制御
されるものに対して７ビツトコードが伝達されたとき、
プリンタインタフェース８では、例えば主メモリ２に格
納されている７ビツト一８ビツト対照表を参照して、初
めの入力がＳｏコードかＳＩコードかを判別して次のキ
ャラクタコードを解読し、これに対応する８ビツトコー
ドを入手するという制御を行ってプリンタ５用に必要な
８ビツトコードを入力しなければならなかった。Therefore, when a 7-bit code is transmitted to something controlled by an 8-bit code, such as the printer 5,
The printer interface 8 refers to, for example, a 7-bit to 8-bit comparison table stored in the main memory 2, determines whether the first input is an So code or an SI code, decodes the next character code, and inputs the next character code. It was necessary to input the necessary 8-bit code for the printer 5 by controlling to obtain the corresponding 8-bit code.

したがって７ビツトコードと８ビツトコードの２種類の
コードで制病ｊするシステムではその７→８の変換にか
なりの手間を必要とする欠点がめった。Therefore, a system that uses two types of codes, a 7-bit code and an 8-bit code, to control disease often has the disadvantage that the conversion from 7 to 8 requires a considerable amount of effort.

なおＣＲＴ４ではＣＲＴインタフェース７に８ビツト制
机用と７ビツト制御用の２棟のものを用意しているもの
もあり、このようなやり万では・・−ド量がかなり増大
するという欠点があったっ〔発明の目的〕本発明の目的は、このような欠点を牧舎するため、７ビ
ツトコードでアクセスする装置に対して自動的にこれを
ＪＩＳ８ビットに変換できるようにした符号変換方式を
提供することである。Note that some CRT4's have two CRT interfaces 7, one for 8-bit control and one for 7-bit control. [Object of the Invention] In order to overcome these drawbacks, it is an object of the present invention to provide a code conversion system that can automatically convert a 7-bit code to a JIS 8-bit code for a device that accesses the code. It is.

[Structure of the invention]

この目的を達成するために本発明の符号変換方式では、
シフトアウト・コード及びシフトイン・コードを判別す
るシフトコード判別手段と、シフトアウト・コード及び
シフトイン・コードのいずれかに応じて異なる出力ビッ
トを発生する付加コード発生手段と、ビットを付加する
ビット付加手段を設け、上記付加コード発生手段より発
生された出力ビットを上記ビット付加手段によりコード
に付加してこれを＋１ビツトの多ビット・コードに変換
することを特徴とする。In order to achieve this purpose, the code conversion method of the present invention:
Shift code determining means for determining a shift-out code and a shift-in code; additional code generating means for generating a different output bit depending on either the shift-out code or the shift-in code; and a bit for adding bits. The present invention is characterized in that an adding means is provided, and the output bits generated by the additional code generating means are added to the code by the bit adding means to convert this into a multi-bit code of +1 bit.

[Summary of the invention]

本発明を一実踊例にもとづき詳述するに先立ち本発明の
概略を第３図及び第４図にもとづき説明する。Before explaining the present invention in detail based on an example of a dance, an outline of the present invention will be explained based on FIGS. 3 and 4.

第３図（イ）（ロ）と第４図とを比較すれば明らかな如
く、第３図（ロ）の２列〜７列のコードが第４図のＪＩ
８８ビットのキャラクタコードにおける１０列〜１５列
に行は不変のまま組込まれている。したがって７ビツト
の装置においてＳＩキーが操作されたとき次に入力され
る７ビツトコードの先頭に「１」を付加し、またＳＯキ
ーが操作されたとき次に入力される７ビツトコードの先
頭にｒＯＪを付与すれば、そのままＪＩＳ８ビットコー
ドに変換することができる。本発明はこれを簡単なノ・
−ド構成によシ実現したものである０〔発明の実施例〕本発明の一実施例を第５図及び第６図にもとづき説明す
る。As is clear from comparing Figure 3 (a) and (b) with Figure 4, the codes in columns 2 to 7 in Figure 3 (b) correspond to the JI code in Figure 4.
The rows are incorporated in the 10th to 15th columns of the 88-bit character code without changing. Therefore, when the SI key is operated on a 7-bit device, "1" is added to the beginning of the next 7-bit code input, and when the SO key is operated, rOJ is added to the beginning of the next 7-bit code input. Once added, it can be directly converted to JIS 8-bit code. The present invention solves this problem in a simple way.
[Embodiment of the Invention] An embodiment of the present invention will be described based on FIGS. 5 and 6.

第５図は本発明の一実施例構成図、第６図はその動作説
明図である。FIG. 5 is a configuration diagram of an embodiment of the present invention, and FIG. 6 is an explanatory diagram of its operation.

図中、１０−１２はアンド・ダート、１３にＤＣフリッ
プ・フロラ７Ｑ（以下ＦＦという）、１４はラッチ、１
５はドライバ、１６〜２０はインバータ、ＳＷ＋は功名
スイッチである。In the figure, 10-12 is an and dart, 13 is a DC flip Flora 7Q (hereinafter referred to as FF), 14 is a latch, and 1
5 is a driver, 16 to 20 are inverters, and SW+ is a special switch.

アンド・ゲート１０は入力される７ビツトコー゛ド（Ｉ
Ｄ６〜ＩＤＯ）がＳＯコード及びＳＩコードのいずれか
のコードであるか、それとも別のコードかを識別するも
のである。すなわち、第３図（イ）（ロ）のＳＯコード
は列が零、行が１４のため「０００１１１０Ｊで表わさ
れ、Ｓｌコードは列が零、行が１５のためｒｏｏｏｌｌ
ｌｌＪで表わされる。アンド・ゲート１０は上位３ビツ
トがインバータ１６〜１８を経由して印加され、最下位
ビットは入力されず、貰た書込信号ＷＲＴが印加される
。したがってＷＲＴが「１」のときに上記ＳＯコードま
たはＳｌコードが入力されるとき、インバータ１６〜１
８はいずれもｒｌＪを出力し、第６図に）の■の如く、
アンド・ケ”−）１０はｒｌＪを出力するととになる０
このアンド・ゲートｌＯが「１」をＦ　Ｆ　１３に出力
したとき、７ビツトの入力データの最下位ピッ）ＩＤＯ
がＦＦ１３に印加されているので、入力コードがＳＯコ
ードのときＦ　Ｆ　１３の出力は零となり、また入力コ
ードがＳｌコードのときＦ”　Ｆ’　１３の出力は「１
」となる０アンド・ゲート１１は上記前述信号ＷＲＴが印加される
。このときアンド・ゲート１１の一万の入力側には抵抗
ＲとコンデンサＣよりなる時定数回路が接続されている
ので、との書込信号ＷＲＴが印加されたときアンド・ゲ
ート１１はＯＲ時定数回路による時間Ｔ。だけおくれて
出力ａを送出する。したがって、アンド・ゲート１２は
、アント６・ダート１０が零を出力するとき、つまりア
ンド・ゲート１０にＪＩＳ７ビツトのＳＯコード及びＳ
ｌコード以外のコードが伝達されたときで、しかもアン
ド・グー）１１から「１」が出力されたとき、第６図（
へ）Ｋ示す出力すをラッチ１４に送出する。このＣＲｊ
寺定数回路はラッテ１４に対する書込時間を個えるもの
である。AND gate 10 receives the input 7-bit code (I
This is used to identify whether D6 to IDO) is one of the SO code and SI code, or another code. In other words, the SO code in Figure 3 (a) and (b) is represented by "0001110J" because the column is 0 and the row is 14, and the SL code is represented by "0001110J" because the column is 0 and the row is 15.
It is expressed as llJ. The upper three bits are applied to the AND gate 10 via inverters 16 to 18, the least significant bit is not input, and the received write signal WRT is applied. Therefore, when the above SO code or Sl code is input when WRT is "1", inverters 16 to 1
8 all output rlJ, as shown in ■ in Figure 6).
AND KE”-) 10 becomes 0 when outputting rlJ
When this AND gate IO outputs "1" to FF13, the lowest bit of the 7-bit input data)IDO
is applied to FF13, so when the input code is SO code, the output of FF13 is 0, and when the input code is SL code, the output of F''F'13 is ``1''.
” The above-mentioned signal WRT is applied to the AND gate 11. At this time, a time constant circuit consisting of a resistor R and a capacitor C is connected to the input side of the AND gate 11, so when the write signal WRT is applied, the AND gate 11 has an OR time constant. Time T depending on the circuit. Output a is sent out with a delay of . Therefore, when the ant 6 and dart 10 output zero, the AND gate 12 inputs the JIS 7-bit SO code and the S
When a code other than the l code is transmitted, and when "1" is output from 11 (and and
) Sends an output signal indicating K to the latch 14. This CRj
The constant circuit is used to determine the writing time for the ratte 14.

切換スイッチＳＷは固定接点Ｓ７あるいはＳ８のいずれ
かと接続されるものであり、７ビツトコード系でアクセ
スされるときはＳ７側に接続され、８ビツトコード系で
アクセスされるときは８８側に接続される。The changeover switch SW is connected to either the fixed contact S7 or S8, and when accessed using a 7-bit code system, it is connected to the S7 side, and when accessed using an 8-bit code system, it is connected to the 88 side.

インバータ１９にはクリア信号ＣＬＲが入力され、この
クリア信号ＣＬＲＫよりＦ　Ｆ　１３は初期化されてそ
の出力■は零になる。A clear signal CLR is input to the inverter 19, and the F F 13 is initialized by this clear signal CLRK, and its output (2) becomes zero.

次に本発明の詳細な説明する。Next, the present invention will be explained in detail.

（１）７ビツトコード系でアクセスする場合■　７ビツ
トコード系でアクセスする場合には、切替スイッチＳＷ
を固定接点Ｓ７側に接続させる。(1) When accessing with 7-bit code ■ When accessing with 7-bit code, select switch SW
is connected to the fixed contact S7 side.

■　７ビツトコード系の場合には、まず第３図（イ）の
コードか（ｏ）のコードかを示すためｓｏキーまたはＳ
Ｉキーがタッチされるので、最初にＳＯコードまたはＳ
ｌコードが入力され、次に他の７ビツトコードが入力さ
れる。したがって例えばＳｌコードが入力されたとき、
アンド・ゲート１０の出力■は「１」となり、このとき
Ｓｌコードの最下位ピッ）ＩＤＯの「１」はＦ　Ｆ　１
３のＤ端子に入力され、これによりＦ　Ｆ　１３の出力
■は「１」となりこれがラッテ１４に送出される。しか
しＳｌコード（あるいはＳＯコード）の場合には、アン
ド・グー）　１０の出力■は「１」のためインバータ２
０は零を出力し、アンド・ケ゛−ト１２はこれまた零を
出力するため、ラッチ１４に対する省込みクロックＣＬ
Ｋは伝達されない。■ In the case of a 7-bit code system, first press the so key or S to indicate whether the code is in Figure 3 (a) or (o).
Since the I key is touched, the SO code or S
1 code is input, then another 7-bit code is input. Therefore, for example, when the SL code is input,
The output ■ of the AND gate 10 becomes "1", and at this time, "1" of the lowest pitch of the SL code) IDO is F F 1
As a result, the output (■) of F F 13 becomes "1" and is sent to the ratte 14. However, in the case of SL code (or SO code), the output of
0 outputs zero, and gate 12 also outputs zero, so the saving clock CL for latch 14
K is not transmitted.

■　上記Ｓｌコードの次に、第６図（イ）に示す如く他
のコードＤ６〜Ｄｏが入力されたとき、インノぐ一タ１
６〜１８の少くとも１つは零を出力するのでアンド・ゲ
ート１０の出力■は零となるＯこのとき上記コードＤ６
〜Ｄｏはラッチ１４に伝達され、しかもラッチ１４には
上記■のように、先のＳｌコードの伝達によりＦＦ１３
及びＳ、を経由して「１」が伝達されている。そして第
６図（ロ）に示す如く奮迅信号ＷＲＴによりアンド・ケ
゛−ト１１の出力（９）は「１」となる。このときアン
ド・グー）　１０の出力■は上記の如く零のため、アン
ド・ゲート１２の出力のは、第６図（ホ）に示す如く「
１」となシ、ラッテ１４に対する誉込み用のクロックＣ
ＬＫが出力され、これによりラッチ１４にはＦ　Ｆ　１
３から伝達された「１」とＤ６〜Ｄｏの７ビツトがラッ
チされて、ＪＩＳ８ビットコードが作成される。そして
これがドライバ１５を経由してＪＩＳ８ビットコードと
して出力され名ことになる。その後クリア信号ＣＬＲが
伝達されると、ＦＦ１３、ラッチ１４はいずれもクリア
され、初期状態に戻る。このようにしてＳＩコードまた
はＳＯコードの次の７ビツトコードは、ラッチ１４によ
り１ビツト最上位に付加されて８ビツトコードに変換さ
れることにガる。ただ最初がＳＩコードの場合は、最上
ＭビットにｒｌＪが付加されるが、ＳＯコードの場合に
は「０」が付加されることになる。■ Next to the above Sl code, when other codes D6 to Do are input as shown in Figure 6 (a),
Since at least one of the gates 6 to 18 outputs zero, the output ■ of the AND gate 10 becomes zero. At this time, the above code D6
~Do is transmitted to the latch 14, and the latch 14 also receives the FF13 as a result of the previous transmission of the Sl code, as shown in (■) above.
``1'' is transmitted via ``1'' and ``1''. Then, as shown in FIG. 6(b), the output (9) of the AND gate 11 becomes "1" due to the acceleration signal WRT. At this time, since the output (■) of AND gate 10 is zero as described above, the output of AND gate 12 is "
1” Clock C for honoring Tonashi and Latte 14
LK is output, and as a result, the latch 14 receives F F 1
The "1" transmitted from 3 and the 7 bits D6 to Do are latched to create a JIS 8-bit code. This is then output as a JIS 8-bit code via the driver 15 and becomes the name. After that, when the clear signal CLR is transmitted, both the FF 13 and the latch 14 are cleared and returned to the initial state. In this way, the 7-bit code following the SI code or SO code is converted into an 8-bit code by adding 1 bit to the most significant bit by the latch 14. However, if the first code is an SI code, rlJ is added to the uppermost M bit, but if it is an SO code, "0" is added.

（２）８ビツトコード系でアクセスする場合０）８ビツ
トコード系でアクセスする場合には、切替スイッチＳＷ
を固定接点Ｓ６側傾接続させる。(2) When accessing with 8-bit code system 0) When accessing with 8-bit code system, select switch SW
Connect the fixed contact S6 side tilted.

■　これにより入力された８ビツトコードＤ７〜Ｄｏは
そのままラッテ１４に入力されることになる。ところで
第４図より明かなように、アンド・ゲート１０より１１
」が出力されるときはり、〜Ｄ１ビットがｒｏｏｏｌｌ
　１Ｊが必要であるが、これは列０８が未定義のためＳ
ｏ、ＳＩの２つの場合のみである。しかしこのコードは
使用する必要がないので、通常はアンド・ゲート１０よ
り零が出力されており、書込信号〜ＶＲＴＫよりとのり
、〜Ｄｏの８ビソトハそのｉｔクラッチ４テセノトされ
、ドライバ１５よりＪＩＳ８ビットコードとしてそのま
ま出力するととになる。(2) As a result, the input 8-bit codes D7 to Do are input to the ratte 14 as they are. By the way, as is clear from Figure 4, the AND gate 10 is 11.
” is output, ~D1 bit is roooll
1J is required, but this is because column 08 is undefined.
There are only two cases: o and SI. However, since this code does not need to be used, normally a zero is output from the AND gate 10, a write signal ~VRTK is sent, the 8 bits of ~Do are outputted, and the JIS 8 bit is output from the driver 15. If you output it as a bit code as it is, it will become .

したがって、この第５図のような符号変換回路を、ＪＩ
Ｓ７ビツトコードを出力する端末装置の端末制御装置に
設置すれば、システム全体を８ビツトコードで運用する
ことができ、ソフトの９担を非常に軽くすることができ
る。Therefore, the code conversion circuit as shown in FIG.
If it is installed in the terminal control device of a terminal device that outputs S7-bit code, the entire system can be operated with 8-bit code, and the burden of software can be significantly reduced.

〔Effect of the invention〕

本発明によれば、簡嗅なノ・−ド構成によりＪＩ８７ビ
ツトコードでアクセスする装置でもＪＩＳ８ビットコー
ドを発生させることができ、またＪＩ８８ビット装置で
アクセスする装置に対してもそのまま使用することがで
きる。したがって端末制御装置等にこれを使用すれば、
８ビツトコード系アクセスの端末装置でも、また７ビソ
トコード系アクセスの端末装置でも切替スイッチを手動
あるいは自動的に切替制御するのみで適用することが可
能になす、その結果システム全体を８ビツトコード系で
アクセスすることができるので、データ処理効率を非常
に向上させることができる。According to the present invention, with a simple node configuration, even a device that accesses with a JI 87-bit code can generate a JIS 8-bit code, and it can also be used as is for a device that accesses with a JI 88-bit device. . Therefore, if you use this for a terminal control device, etc.
This makes it possible to apply the system to both 8-bit code-based access terminal devices and 7-bit code-based access terminal devices by simply controlling the changeover switch manually or automatically.As a result, the entire system can be accessed using the 8-bit code system. Therefore, data processing efficiency can be greatly improved.

[Brief explanation of the drawing]

第１図はデータ処理システムの説明図、第２図〜第４図
はＪＩ８７ビツトコード及びＪＩＳ８ビットコードの餅
、明図、第５図は本発明の一実施例構成図、第６図はそ
の動作説明図である。図中、１０〜１２はアンド・ダート、１３はＤＣフリッ
プ・フロッグ、１４はラッテ、１５はドライバ、１６〜
２０けインバータを示す。特許出願人　　富士通株式会社Figure 1 is an explanatory diagram of a data processing system, Figures 2 to 4 are clear diagrams of JI 87-bit code and JIS 8-bit code, Figure 5 is a configuration diagram of an embodiment of the present invention, and Figure 6 is its operation. It is an explanatory diagram. In the figure, 10 to 12 are and darts, 13 is a DC flip frog, 14 is a latte, 15 is a driver, and 16 to
A 20-digit inverter is shown. Patent applicant Fujitsu Limited

Claims

[Claims]

Shift code determining means for determining a shift-out code and a shift-in code; additional code generating means for generating a different output bit depending on either the shift-out code or the shift-in code; and a bit for adding bits. 1. A code conversion system comprising: an adding means; the output bits generated by the additional code generating means are added to the code by the bit adding means to convert the code into a +1 bit multi-bit code.