JPS59165040U - デ−タ出力制御装置 - Google Patents
デ−タ出力制御装置Info
- Publication number
- JPS59165040U JPS59165040U JP5723583U JP5723583U JPS59165040U JP S59165040 U JPS59165040 U JP S59165040U JP 5723583 U JP5723583 U JP 5723583U JP 5723583 U JP5723583 U JP 5723583U JP S59165040 U JPS59165040 U JP S59165040U
- Authority
- JP
- Japan
- Prior art keywords
- storage device
- address
- control circuit
- output
- register
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第１図は、従来のデータ出力制御装置の一例を説明する
ための図、第２図は、本考案によるデータ出力制御装置
の一実施例を説明するための図である。 １０・・・アドレスレジスタ、１１・・・第１記憶装置
、１２・・・第２記憶装置、１３・・・シフトレジスタ
、１４・・・第１制御回路、１５・・・第２制御回路。
ための図、第２図は、本考案によるデータ出力制御装置
の一実施例を説明するための図である。 １０・・・アドレスレジスタ、１１・・・第１記憶装置
、１２・・・第２記憶装置、１３・・・シフトレジスタ
、１４・・・第１制御回路、１５・・・第２制御回路。
Claims (2)
- （１）カウントアツプできるアドレスレジスタと、該ア
ドレスレジスタにより指定されたアドレスに書き込み可
能な第１の記憶装置と、該第１の記憶装置によりアドレ
スを指定される第２の記憶装置と、前記第１の記憶装置
の出力あるいは第２の記憶装置の出力を入力とするシフ
トレジスタと、該シフトレジスタのタイミングパルス数
及び前記アドレスレジスタのアドレスヲ＋１する第１の
制御回路と、前記シフトレジスタの出力データ量を制御
する第２の制御回路とを有し、該第２の制御回路に設定
されたデータ量を′前記第１の記憶装置又は第２の記憶
装置からシフトレジスタを通して出力するようにしたこ
とを特徴とするデータ出力制御装置。 - （２）前記第１の制御回路にシフトパルス数を、及び／
又は、前記第２の制御回路に出力データ量を設定するよ
うにしたことを特徴とする実用新案登録請求の範囲第（
１）項に記載のデータ出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5723583U JPS59165040U (ja) | 1983-04-15 | 1983-04-15 | デ−タ出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5723583U JPS59165040U (ja) | 1983-04-15 | 1983-04-15 | デ−タ出力制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59165040U true JPS59165040U (ja) | 1984-11-06 |
Family
ID=30187545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5723583U Pending JPS59165040U (ja) | 1983-04-15 | 1983-04-15 | デ−タ出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59165040U (ja) |
-
1983
- 1983-04-15 JP JP5723583U patent/JPS59165040U/ja active Pending
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