JPS59159032U - 周波数n逓倍回路 - Google Patents

周波数n逓倍回路

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JPS59159032U
JPS59159032U JP5446783U JP5446783U JPS59159032U JP S59159032 U JPS59159032 U JP S59159032U JP 5446783 U JP5446783 U JP 5446783U JP 5446783 U JP5446783 U JP 5446783U JP S59159032 U JPS59159032 U JP S59159032U
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JP
Japan
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exclusive
comparators
circuits
frequency
triangular wave
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Pending
Application number
JP5446783U
Other languages
English (en)
Inventor
茂 沖田
Original Assignee
株式会社ケンウッド
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第1図は本考案による侵透倍回路の一実施例を示す回路
図、第2図はその動作を説明する波形図である。 2・・・・・・積分器、3・・・・・・基準電圧発生回
路、5a〜5b・・・・・・コンパレータ、6a〜6d
・・・・・・排他的論理和回路。−

Claims (1)

    【実用新案登録請求の範囲】
  1. クロックパルスを各パルス毎に三角波に変換する積分器
    と、該三角波のピーク電圧HをN(N≧3)等分してH
    /NないしH・(N−1)/Hの(N−1>種類の基準
    電圧を発生させる基準電圧発生回路と、(N−・ 1)
    個のコンパレータおよび(N−1)個の排他的論理和回
    路とを備え、第1番目ないし第(N−1)番目のコンパ
    レータはそれぞれ前記基準電圧H・(N−1)/Nない
    しH/Nと前記三角波の電圧とを比較するように構成さ
    れ、第1番目ないし第(N−1)番目の排他的論理和回
    路はそれぞれ第2番目ないし第(N−1)番目のコンパ
    レータ出力、および前記クロックパルスを一方の入力端
    に加え、他方の入力端にはそれぞれ第1番目のコンパレ
    ータ出力、および第1番目ないし第(N−2)番目の排
    他的論理和回路の出力を入力するように構成され、第(
    N−1)番目の゛排他的論理和回路より前記クロックパ
    ルスN逓倍した出力パルスを得る周波数N逓倍回路。
JP5446783U 1983-04-12 1983-04-12 周波数n逓倍回路 Pending JPS59159032U (ja)

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5553920A (en) * 1978-10-17 1980-04-19 Nec Corp Frequency multiplier

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5553920A (en) * 1978-10-17 1980-04-19 Nec Corp Frequency multiplier

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