JPS59158558A - サイリスタ素子およびサイリスタ素子ゲ−ト回路 - Google Patents
サイリスタ素子およびサイリスタ素子ゲ−ト回路Info
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- JPS59158558A JPS59158558A JP3076783A JP3076783A JPS59158558A JP S59158558 A JPS59158558 A JP S59158558A JP 3076783 A JP3076783 A JP 3076783A JP 3076783 A JP3076783 A JP 3076783A JP S59158558 A JPS59158558 A JP S59158558A
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- JP
- Japan
- Prior art keywords
- gate
- voltage
- lead wire
- cathode
- reverse
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- Granted
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
- G01R31/2607—Circuits therefor
- G01R31/263—Circuits therefor for testing thyristors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Thyristors (AREA)
- Wire Bonding (AREA)
- Power Conversion In General (AREA)
- Thyristor Switches And Gates (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はサイリスタ素子特に静電誘導サイリスク（以下
ＳＩザイリスタと称する）のリード線の導出構成および
そのＳＩサイリスクを駆動するためのゲート回路に関す
るものである。
ＳＩザイリスタと称する）のリード線の導出構成および
そのＳＩサイリスクを駆動するためのゲート回路に関す
るものである。
８Ｉサイリスタは通常形の逆阻止三端子ザイリスタと同
様にア、ノード（Ａ）、カソード（Ｋ）、ゲート（Ｑ＞
の三電極を有するサイリスク素子であり、これに（ゴゲ
ート無電圧でオン状態となるノーマリ−オン形やゲート
無電圧でオフ状態を保つノーマリ−万〕形の素子がある
が、ゲートターンオフサイリスク（以下ＱＴ Ｏサイリ
スクと称する）と同様にして正ゲート電流によってオン
状態となり逆ゲート祇流によりオフ状態となるものが一
般的なものである。そして、これはオフ状態を保つため
逆ゲート亀用を印加しておく必要がある点がＧＴＯサイ
リスタと大きく異なる。
様にア、ノード（Ａ）、カソード（Ｋ）、ゲート（Ｑ＞
の三電極を有するサイリスク素子であり、これに（ゴゲ
ート無電圧でオン状態となるノーマリ−オン形やゲート
無電圧でオフ状態を保つノーマリ−万〕形の素子がある
が、ゲートターンオフサイリスク（以下ＱＴ Ｏサイリ
スクと称する）と同様にして正ゲート電流によってオン
状態となり逆ゲート祇流によりオフ状態となるものが一
般的なものである。そして、これはオフ状態を保つため
逆ゲート亀用を印加しておく必要がある点がＧＴＯサイ
リスタと大きく異なる。
この種のＳＩ廿イリスタは通常形のサイリスクやＧ’ｉ
”Ｏサイリスクに比べて高速のスイッチング素子であり
、例えばクーンオフ時間をみてみればＧＴＯｆｒＡｌリ
スタ等より１桁小さい１マイクロ秒程度々することが可
詫である。しかし、かように短かいターンオフＢ＞ Ｈ
Ｈ４３を得るものとするには立上がり急峻なピーク値の
大きい逆ゲート電流を供給する必要がある。この−例を
挙けわ、は、１０００アンペアのア７／−ド電流を１マ
イクロ秒てしゃ断するためにピーク値５０００アンペア
、ピーク値までの立上がり時間０５マイクロ秒の逆ケー
ト電流が心安である。
”Ｏサイリスクに比べて高速のスイッチング素子であり
、例えばクーンオフ時間をみてみればＧＴＯｆｒＡｌリ
スタ等より１桁小さい１マイクロ秒程度々することが可
詫である。しかし、かように短かいターンオフＢ＞ Ｈ
Ｈ４３を得るものとするには立上がり急峻なピーク値の
大きい逆ゲート電流を供給する必要がある。この−例を
挙けわ、は、１０００アンペアのア７／−ド電流を１マ
イクロ秒てしゃ断するためにピーク値５０００アンペア
、ピーク値までの立上がり時間０５マイクロ秒の逆ケー
ト電流が心安である。
そして、このような高速大電流パルスをゲートに流すた
めに、ＳＩサイリスクをＮ＜ ｑ１４するためヅ）ゲー
ト回路部分で極力ＴＩＬ源イフィンビーンスを下げ、特
にＳＩサイリスクとゲート回路への配線長さが最短とな
るよう配慮することになる。しかしながら、前記配線長
さについては、サイリスク素子を放熱フィンに取付ける
如く慣用されているところでＡ’）って、その取付は措
造血等の点などよりある程度以上に短かくするこみに限
界をで）っ。このため、→ノーイリスタ素子のリード線
の長さはどうしても１００〜２００＊ｇ程度を必要とす
るものになっていた。勿論、ゲート側とカソード側のリ
ード線をツイストするなどからそのインダクタンス分を
極力小ざくするわけであるが、前述した如き高速大電流
パルス（まリード線の僅かの残留インダクタンスが太き
な障害となってしまい、所望の逆ゲート電流を流すこと
ができｙ♂いものになってしまう。
めに、ＳＩサイリスクをＮ＜ ｑ１４するためヅ）ゲー
ト回路部分で極力ＴＩＬ源イフィンビーンスを下げ、特
にＳＩサイリスクとゲート回路への配線長さが最短とな
るよう配慮することになる。しかしながら、前記配線長
さについては、サイリスク素子を放熱フィンに取付ける
如く慣用されているところでＡ’）って、その取付は措
造血等の点などよりある程度以上に短かくするこみに限
界をで）っ。このため、→ノーイリスタ素子のリード線
の長さはどうしても１００〜２００＊ｇ程度を必要とす
るものになっていた。勿論、ゲート側とカソード側のリ
ード線をツイストするなどからそのインダクタンス分を
極力小ざくするわけであるが、前述した如き高速大電流
パルス（まリード線の僅かの残留インダクタンスが太き
な障害となってしまい、所望の逆ゲート電流を流すこと
ができｙ♂いものになってしまう。
不発＋：：ｈ ｉ才上運したような点に鑑みて、素子を
効る 用させる胃速犬電流の逆電流が効果的に与えりれリード
線描遺体を具備するサイリスク素子およびその出動のた
めのゲート回路を提供するものである。
効る 用させる胃速犬電流の逆電流が効果的に与えりれリード
線描遺体を具備するサイリスク素子およびその出動のた
めのゲート回路を提供するものである。
しかして、本発明はつぎの技術思懇に基づきなされたも
のである。すなわち、ターンオフ初期にはア゛−ト逆耐
圧を越える高電圧をゲートに与え、これをターンオフ初
期におけるゲート・カソード間逆方向インピーダンスが
非常に小さくその殆どがリード線のインダクタンスに加
わるものとずればゲート・カソード間逆方向電圧は極く
僅かになり、１１−ド線のインダクタンスをり、印加電
圧をＥ。
のである。すなわち、ターンオフ初期にはア゛−ト逆耐
圧を越える高電圧をゲートに与え、これをターンオフ初
期におけるゲート・カソード間逆方向インピーダンスが
非常に小さくその殆どがリード線のインダクタンスに加
わるものとずればゲート・カソード間逆方向電圧は極く
僅かになり、１１−ド線のインダクタンスをり、印加電
圧をＥ。
ゲート電流をＩＱ、Ｊ：すると、
Ｉこ従ってゲート電流１．が上昇するものになる。ここ
に、ゲート電流１．の立上がりが印加電圧Ｅに比例する
ためゲート電流ＩＱの所要の立上がり時間が得られる如
く印加電圧Ｂを選定し得る。そして、このターンオフ動
作が進行するにゲート・カソード間逆方向インピーダン
スが増大してケ′−ト電流１、は減少し始め、こうなる
とインダクタンスＬの電圧が反転することあいまってゲ
ート・カソード間逆電圧は上昇してゲート逆耐圧を越え
てしまう。
に、ゲート電流１．の立上がりが印加電圧Ｅに比例する
ためゲート電流ＩＱの所要の立上がり時間が得られる如
く印加電圧Ｂを選定し得る。そして、このターンオフ動
作が進行するにゲート・カソード間逆方向インピーダン
スが増大してケ′−ト電流１、は減少し始め、こうなる
とインダクタンスＬの電圧が反転することあいまってゲ
ート・カソード間逆電圧は上昇してゲート逆耐圧を越え
てしまう。
よって、ゲートの逆電圧を検出してこれに基づき直流電
源きサイリスク素子のゲート間に置かれた可変インピー
ダンスを制御し、ゲート逆耐圧を越えぬよう番こするこ
とにある。
源きサイリスク素子のゲート間に置かれた可変インピー
ダンスを制御し、ゲート逆耐圧を越えぬよう番こするこ
とにある。
さらには、サイリスク素子に３いては、ゲート検出用リ
ード線をゲート電流供給用リード線に共用するものにあ
ってはインダクタンスＬの電圧もともに得るものとなっ
５てしまい、真のケート逆電圧を検出するこさはできな
い。よって、前記双方のリード線を別個に設ける如き構
成体をなすものとすることにある。
ード線をゲート電流供給用リード線に共用するものにあ
ってはインダクタンスＬの電圧もともに得るものとなっ
５てしまい、真のケート逆電圧を検出するこさはできな
い。よって、前記双方のリード線を別個に設ける如き構
成体をなすものとすることにある。
第１図は本発明によるサイリスク素子を説明するため示
した要部平面図で、木はＳＩサイリスタである。ここに
、ｌａｉオゲート７１（極、ｌｂはカノード笛極、ＩＣ
は端子部分Ｇ１をもつ通常のゲー） ＩＪ−ド線、１ｄ
は端子部分に１をもつ通常のカソードリード線、ｌｅ
、 ｉｆは端子部分［有］、Ｋｖをもつゲート電圧検出
のためのゲートリード紳、カソードリード線を示１２て
いる。
した要部平面図で、木はＳＩサイリスタである。ここに
、ｌａｉオゲート７１（極、ｌｂはカノード笛極、ＩＣ
は端子部分Ｇ１をもつ通常のゲー） ＩＪ−ド線、１ｄ
は端子部分に１をもつ通常のカソードリード線、ｌｅ
、 ｉｆは端子部分［有］、Ｋｖをもつゲート電圧検出
のためのゲートリード紳、カソードリード線を示１２て
いる。
すなわち、図示のものにおいてゲート電極１ａとカソー
ド’Ｑ ｆＩｂよりゲート電流供給用リード線としての
ゲートリード線１ｃさらにはカソードリード線ｉｄを備
える点は従来方式のものと同一であるが、さらにゲート
電圧検出用リード線としてのゲニトリードｉｌｅとカソ
ードリード線１ｆを具備してなる。
ド’Ｑ ｆＩｂよりゲート電流供給用リード線としての
ゲートリード線１ｃさらにはカソードリード線ｉｄを備
える点は従来方式のものと同一であるが、さらにゲート
電圧検出用リード線としてのゲニトリードｉｌｅとカソ
ードリード線１ｆを具備してなる。
そして、かぐの如きものは、端子部分ＫＩ ＋ ０丁か
ら大きな逆電流が供給された際にゲートリード線１ｃ。
ら大きな逆電流が供給された際にゲートリード線１ｃ。
カソードリード線１ｄのもつインダクタンスに大きな′
市川を発生し、その端子部分ＫＩ、ＧＩ間の電圧々カソ
ード電極１ｂ、ゲート電極１３間の電圧には大きな差を
生じることより端子部分ＫＩ、ＧＩによるゲー） ７１
１圧の検出は困難であるとしても、ゲートリード線１ｃ
、Ｉｆが設けられてこれに微小な電流し力）流さぬもの
とす′ることにより、通常のリード線長をもつものであ
ってもそのイングククンスに発生する電圧が極く小さな
ものにでき、端子部分ＫＶ ｒ ｏｖ間より８Ｉサイリ
スク入の真のゲート電圧をほぼ正確に得ることができる
ものである。
市川を発生し、その端子部分ＫＩ、ＧＩ間の電圧々カソ
ード電極１ｂ、ゲート電極１３間の電圧には大きな差を
生じることより端子部分ＫＩ、ＧＩによるゲー） ７１
１圧の検出は困難であるとしても、ゲートリード線１ｃ
、Ｉｆが設けられてこれに微小な電流し力）流さぬもの
とす′ることにより、通常のリード線長をもつものであ
ってもそのイングククンスに発生する電圧が極く小さな
ものにでき、端子部分ＫＶ ｒ ｏｖ間より８Ｉサイリ
スク入の真のゲート電圧をほぼ正確に得ることができる
ものである。
第２図は第１図のＳＩ力イリスタを駆動する本発明によ
るゲート回路の一例を示す回路図で、２゜３は正ケート
電流供給、逆ゲート電流供給のための直流電源、４，５
，６，７，８．９は抵抗器、１０゜１１はダイオード、
１２．１３はここではＮチャンネルパワーモス形例で示
したフィールドイフークトトランジスタ（以下ＦＥＴと
称する）、１４はフォトタイオード１４ａ、フォトトラ
ンジスタ１４ｂからなるフォトカップラ、１５はツーナ
ータイオードである０ここに、端子部分ｏ、／ 、 Ｋ
■／および端子部分Ｇｖ′、Ｋｖ′は第１図に示される
ＳＩサイリスク尤の端子部分ＧＩ。
るゲート回路の一例を示す回路図で、２゜３は正ケート
電流供給、逆ゲート電流供給のための直流電源、４，５
，６，７，８．９は抵抗器、１０゜１１はダイオード、
１２．１３はここではＮチャンネルパワーモス形例で示
したフィールドイフークトトランジスタ（以下ＦＥＴと
称する）、１４はフォトタイオード１４ａ、フォトトラ
ンジスタ１４ｂからなるフォトカップラ、１５はツーナ
ータイオードである０ここに、端子部分ｏ、／ 、 Ｋ
■／および端子部分Ｇｖ′、Ｋｖ′は第１図に示される
ＳＩサイリスク尤の端子部分ＧＩ。
ＫＸ ｐ ｏｖ ＋ ＫＶにそれぞれ接続される部分を
表し、また端子部分ａｐ ｌ ＣＮは制御入力端子の部
分を表している。かかる回路構成の動作はつぎの如くで
ある０ここで８Ｉサイリスタ１をオン状態とするため、
端子部分ＣＰを端子部分ｃＮに対して正電位とするよう
な信号を図示せぬ制御回路より与えるものとする。する
と、ＦＥＴ１２のゲート（Ｇ）はソース（８）に対して
正電位となってＦＥＴ １２は導通するものとなる。よ
って、直流電源２から抵抗器４．ダイオード１０ 、
Ｆ’ＥＴｉ２を通して端子部分ｏＩ′、 ＫＩ／を介し
て正のゲートＮｋ、が与えられ、８１サイリスタ１はオ
ン状態となる。ここで、抵抗器４は正ゲート電流を適切
な値に制限する如く作用し、タイ′オード１０は後述の
直流電源３による電流が直流電源２に流れ込むのを防止
する如く配されてなる。なお、この際ＦＥＴ１３のゲー
ト（Ｇ）はダイオード１１ 、 ＦＢ’ｌ”１２を通し
て直流電源３の負荷電位近くまで引下げられている。そ
して、ＰＥＴ １３のソース（Ｓ）はＳＩサイリスタ１
のオン状態における端子部分ＧＩ、ＫＩ間電圧が１ボル
ト程度き小さいためｌこここもほぼ直流電源３の負極電
位に等しくなり、結局ＦＢＴ１３のゲート・ソース間電
圧がほぼ零であって非導通状態となっている。
表し、また端子部分ａｐ ｌ ＣＮは制御入力端子の部
分を表している。かかる回路構成の動作はつぎの如くで
ある０ここで８Ｉサイリスタ１をオン状態とするため、
端子部分ＣＰを端子部分ｃＮに対して正電位とするよう
な信号を図示せぬ制御回路より与えるものとする。する
と、ＦＥＴ１２のゲート（Ｇ）はソース（８）に対して
正電位となってＦＥＴ １２は導通するものとなる。よ
って、直流電源２から抵抗器４．ダイオード１０ 、
Ｆ’ＥＴｉ２を通して端子部分ｏＩ′、 ＫＩ／を介し
て正のゲートＮｋ、が与えられ、８１サイリスタ１はオ
ン状態となる。ここで、抵抗器４は正ゲート電流を適切
な値に制限する如く作用し、タイ′オード１０は後述の
直流電源３による電流が直流電源２に流れ込むのを防止
する如く配されてなる。なお、この際ＦＥＴ１３のゲー
ト（Ｇ）はダイオード１１ 、 ＦＢ’ｌ”１２を通し
て直流電源３の負荷電位近くまで引下げられている。そ
して、ＰＥＴ １３のソース（Ｓ）はＳＩサイリスタ１
のオン状態における端子部分ＧＩ、ＫＩ間電圧が１ボル
ト程度き小さいためｌこここもほぼ直流電源３の負極電
位に等しくなり、結局ＦＢＴ１３のゲート・ソース間電
圧がほぼ零であって非導通状態となっている。
つぎに、Ｓエサイ°リスタｌをオフｌこするには端子部
分ｃＰをオープンとするか端子を部分ＣＮに対して零電
位にすればよいが、そのオーブンの場合でも抵抗？５７
の作用によりＦＥＴ１２のケートパノース［用電圧が零
となるため、ＦＦＴ １２は非導通となって正ゲート電
流がしゃ断されるものとなる。と同時（こ夕゛イオード
］１によるＰＥＴ １３のゲート電位引下げがなくなる
ため、ＦＦ、Ｔ１３のゲート（Ｇ）が抵抗器５１こより
正バイアスされてＦＥＴ１３は導通するものとなるＯす
ると、直流電源３からＦＥＴ１３を通して端子部分に■
／ 、 ＯＩ／を介して逆ゲート電流が供給されるもの
１こなる。そして、この逆ゲートｆｌｆ流供給回路（こ
ｌま特別な限流素子が挿入されることなく、前述したよ
うに直流電源３の電圧をある程度高くしておくものとす
ることにより、大電流の逆ゲート電流を＃（給すること
ができるＯまた、こ０）ようなターンオフ初期ではＳ１
サイリスク１のゲート・力゛ノート′間通方向インピー
ダンスは小さくしたがって端子部分Ｇｙ’ ＊ Ｋｖ’
間に現れる電圧も微小であり、゛ツェナーダイオード１
５のツ＝ナー電圧を越えられずフォトカップラ１４のフ
ォトダイオード１４ａｌｉ通流しなＧ）。
分ｃＰをオープンとするか端子を部分ＣＮに対して零電
位にすればよいが、そのオーブンの場合でも抵抗？５７
の作用によりＦＥＴ１２のケートパノース［用電圧が零
となるため、ＦＦＴ １２は非導通となって正ゲート電
流がしゃ断されるものとなる。と同時（こ夕゛イオード
］１によるＰＥＴ １３のゲート電位引下げがなくなる
ため、ＦＦ、Ｔ１３のゲート（Ｇ）が抵抗器５１こより
正バイアスされてＦＥＴ１３は導通するものとなるＯす
ると、直流電源３からＦＥＴ１３を通して端子部分に■
／ 、 ＯＩ／を介して逆ゲート電流が供給されるもの
１こなる。そして、この逆ゲートｆｌｆ流供給回路（こ
ｌま特別な限流素子が挿入されることなく、前述したよ
うに直流電源３の電圧をある程度高くしておくものとす
ることにより、大電流の逆ゲート電流を＃（給すること
ができるＯまた、こ０）ようなターンオフ初期ではＳ１
サイリスク１のゲート・力゛ノート′間通方向インピー
ダンスは小さくしたがって端子部分Ｇｙ’ ＊ Ｋｖ’
間に現れる電圧も微小であり、゛ツェナーダイオード１
５のツ＝ナー電圧を越えられずフォトカップラ１４のフ
ォトダイオード１４ａｌｉ通流しなＧ）。
よって、フ六叫うンジスタ１４ｂ力Ｓメーフ状態であり
、ＦＥＴ］、３（７） ｆ’ Ｌ−イア （Ｄ） ・７
−ス（Ｓ）’ｌ’Ｈｌイア ヒーグンスが微小な状態と
なってＧ１ろ０しかし、ターンオフ動作が進行してＳＩ
−’丈イ１ノスタ１のゲート・カソード間逆方向インピ
ータ゛ンスカＳ上昇してくるとそのゲート・カソードＩ
ＨＪ逆電圧も上昇し、端子部分Ｋｖ′、 ｏ ／閾電圧
が゛ソエプーータ゛イオード１５のツェナー電圧を越え
てフォトタイオード１４８を通して通流するものとなる
。すると、フォトトランジスタ１４ｂのコレクタ・エミ
、り開力≦導辿状態になり抵抗器６を通してＦＥＴ１３
のゲート電位を引下げるため、 ＦＥＴ１３のドレイン
（Ｄ）パノース（Ｓ）間インピーダンスが増加して端子
部分ＫＩ′。
、ＦＥＴ］、３（７） ｆ’ Ｌ−イア （Ｄ） ・７
−ス（Ｓ）’ｌ’Ｈｌイア ヒーグンスが微小な状態と
なってＧ１ろ０しかし、ターンオフ動作が進行してＳＩ
−’丈イ１ノスタ１のゲート・カソード間逆方向インピ
ータ゛ンスカＳ上昇してくるとそのゲート・カソードＩ
ＨＪ逆電圧も上昇し、端子部分Ｋｖ′、 ｏ ／閾電圧
が゛ソエプーータ゛イオード１５のツェナー電圧を越え
てフォトタイオード１４８を通して通流するものとなる
。すると、フォトトランジスタ１４ｂのコレクタ・エミ
、り開力≦導辿状態になり抵抗器６を通してＦＥＴ１３
のゲート電位を引下げるため、 ＦＥＴ１３のドレイン
（Ｄ）パノース（Ｓ）間インピーダンスが増加して端子
部分ＫＩ′。
ＧＩ’ ｌこ与えられる電圧が低下させられる。このた
め、ＳＩサイリスク上のゲート・カソード間逆電圧した
がって端子部分Ｋｖ’ 、 Ｏｖ’間電圧電圧下し、＋
ｉ ＩＺ ’ツェナーダイオード１４ａのツ＝ナー電圧
と等しくなったところでバランス状態になって安定した
ゲート逆電圧が供給される。よって、この゛ンーナー電
圧をゲート逆耐圧以下に選定すること力）らｊ関電圧状
態を生じることを防止できる。な、Ｃ１抵抗器９はＳ■
→ノイリスタ１がオフ状態のさきＩ”ＩＵＴ１３のドレ
イン・ソース間インピータンスとともに直流電源３電圧
を分圧してＪ５す、こＩｌ、 ＩＪ安定したゲート逆電
圧を得るため配されてなる。そして、抵抗器８はフォト
タイオート１４ａの限流抵抗さして作用するものであっ
て、これは、いまフォトタイオード１４ａまイ）りの回
路かゲート逆電圧検出部分、フォトトランジスタ１４ｂ
とＦＥＴ１３がゲート逆電圧制御部分きみるにこれらが
ゲート逆電圧閑ループ制御系を構成していることから、
このループのゲイン定めるものきなる点に留意する必−
リ２がある。
め、ＳＩサイリスク上のゲート・カソード間逆電圧した
がって端子部分Ｋｖ’ 、 Ｏｖ’間電圧電圧下し、＋
ｉ ＩＺ ’ツェナーダイオード１４ａのツ＝ナー電圧
と等しくなったところでバランス状態になって安定した
ゲート逆電圧が供給される。よって、この゛ンーナー電
圧をゲート逆耐圧以下に選定すること力）らｊ関電圧状
態を生じることを防止できる。な、Ｃ１抵抗器９はＳ■
→ノイリスタ１がオフ状態のさきＩ”ＩＵＴ１３のドレ
イン・ソース間インピータンスとともに直流電源３電圧
を分圧してＪ５す、こＩｌ、 ＩＪ安定したゲート逆電
圧を得るため配されてなる。そして、抵抗器８はフォト
タイオート１４ａの限流抵抗さして作用するものであっ
て、これは、いまフォトタイオード１４ａまイ）りの回
路かゲート逆電圧検出部分、フォトトランジスタ１４ｂ
とＦＥＴ１３がゲート逆電圧制御部分きみるにこれらが
ゲート逆電圧閑ループ制御系を構成していることから、
このループのゲイン定めるものきなる点に留意する必−
リ２がある。
かくの如く、第２図に示すものは第１図の］サイリスタ
１を高’ｉｌ？、圧１Ｅ源により有効に駆動し得るもの
であり、行にケート逆電Ｆ３Ｌを格Ｚ１」に検出して逆
耐圧以下１こ抑ｊｆｉ’ｌ ”Ｔ能なちのである。
１を高’ｉｌ？、圧１Ｅ源により有効に駆動し得るもの
であり、行にケート逆電Ｆ３Ｌを格Ｚ１」に検出して逆
耐圧以下１こ抑ｊｆｉ’ｌ ”Ｔ能なちのである。
以上説明したように本発明によれば、サイリスク素子を
ｈ５適に嘔ｔｂ可能な＋タイリスクリード線構造体およ
びそのＱ’ｒ動川ゲ用ト回路を提供できる。
ｈ５適に嘔ｔｂ可能な＋タイリスクリード線構造体およ
びそのＱ’ｒ動川ゲ用ト回路を提供できる。
第１図は本発明によるサイリスク素子を示す壁部平面図
、第２図は本発明によるゲート回路の一例を示す回路図
である。 １ｃｒ ｌｅ・「’ −） リード線、１ｃＬ、１９
カソード リ −−ト イ玉１ 、 ２ 、
３ − − 直 流ｘｉ 源 、 １２ 、 １３
ツイールドイツヘクトトランジスタ（Ｆ
ＢＴ）、１４−フォトカンブラ、ＧＩ ｒ ＫＩ ｙ
ｏｖ −ＫＶ’ ＋ ＧＩ’ 、ＫＩ’ ＋ ｏｖ／
ＩＫｖ′ 一端子部分。 特許出願人 東洋電機製造株式会社 代表者 土 井 厚
、第２図は本発明によるゲート回路の一例を示す回路図
である。 １ｃｒ ｌｅ・「’ −） リード線、１ｃＬ、１９
カソード リ −−ト イ玉１ 、 ２ 、
３ − − 直 流ｘｉ 源 、 １２ 、 １３
ツイールドイツヘクトトランジスタ（Ｆ
ＢＴ）、１４−フォトカンブラ、ＧＩ ｒ ＫＩ ｙ
ｏｖ −ＫＶ’ ＋ ＧＩ’ 、ＫＩ’ ＋ ｏｖ／
ＩＫｖ′ 一端子部分。 特許出願人 東洋電機製造株式会社 代表者 土 井 厚
Claims (1)
- （１）素子本体よりゲート電流供給のためのリード線と
ゲート電圧検出のためのリードヲ１１を別個に導出して
なることを特徴とするサイリスク素子。 ′２） ゲート電流供給のためのリード線およびゲー
ト′ｆｉｔ圧検出のためのリート線をＪｔ 晦してｌ、
１゛るサイリスク素子に、ゲート逆耐圧以上の電圧を有
する直流電源より可変インピータンス素子を介して前記
ゲート電流供給のためのリード線から逆ゲート電流を与
えるとさもに、前記ケート電圧検出のためのリード線（
こよりゲート電圧を検出しかつ該ゲート電圧の検出信号
により前記可変インピータンスのインピーダンスをＢｑ
？・ｂするようにしたことを特徴とする→Ｊイリスタ
諌゛子ゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3076783A JPS59158558A (ja) | 1983-02-28 | 1983-02-28 | サイリスタ素子およびサイリスタ素子ゲ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3076783A JPS59158558A (ja) | 1983-02-28 | 1983-02-28 | サイリスタ素子およびサイリスタ素子ゲ−ト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59158558A true JPS59158558A (ja) | 1984-09-08 |
| JPH0324790B2 JPH0324790B2 (ja) | 1991-04-04 |
Family
ID=12312831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3076783A Granted JPS59158558A (ja) | 1983-02-28 | 1983-02-28 | サイリスタ素子およびサイリスタ素子ゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59158558A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62103265U (ja) * | 1985-12-19 | 1987-07-01 | ||
| JPS62199117A (ja) * | 1986-02-27 | 1987-09-02 | Fuji Electric Co Ltd | Ｇｔｏサイリスタの故障検出回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49116070U (ja) * | 1973-01-31 | 1974-10-03 |
-
1983
- 1983-02-28 JP JP3076783A patent/JPS59158558A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49116070U (ja) * | 1973-01-31 | 1974-10-03 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62103265U (ja) * | 1985-12-19 | 1987-07-01 | ||
| JPH0747872Y2 (ja) * | 1985-12-19 | 1995-11-01 | 富士電機株式会社 | 半導体装置 |
| JPS62199117A (ja) * | 1986-02-27 | 1987-09-02 | Fuji Electric Co Ltd | Ｇｔｏサイリスタの故障検出回路 |
| JPH0525404B2 (ja) * | 1986-02-27 | 1993-04-12 | Fuji Electric Co Ltd |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0324790B2 (ja) | 1991-04-04 |
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