JPS59155917A - 半導体基板の製造方法 - Google Patents

半導体基板の製造方法

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JPS59155917A
JPS59155917A JP3143583A JP3143583A JPS59155917A JP S59155917 A JPS59155917 A JP S59155917A JP 3143583 A JP3143583 A JP 3143583A JP 3143583 A JP3143583 A JP 3143583A JP S59155917 A JPS59155917 A JP S59155917A
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JP
Japan
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layer
epitaxial growth
growth layer
wafer
semiconductor substrate
Prior art date
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Pending
Application number
JP3143583A
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English (en)
Inventor
Noritoshi Kobayashi
小林　理敏
Junzo Yoshikawa
吉川　純三
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Tokyo Sanyo Electric Co Ltd
Sanyo Electric Co Ltd
Sanyo Denki Co Ltd
Original Assignee
Tokyo Sanyo Electric Co Ltd
Sanyo Electric Co Ltd
Sanyo Denki Co Ltd
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Publication date
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Publication of JPS59155917A publication Critical patent/JPS59155917A/ja
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
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  • Computer Hardware Design (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 信）産業上の利用分野 本発明は半導体基板の製造方法、特にエピタキシャル層
を有する半導体基板の製造方法に関する。
（ロ）従来技術 ディスクリートトランジスタに使用するエピタキシャル
層を有する半導体基板は、基板の裏面よりコレクタ電極
を取出すので、コレクタ領域の抵抗値を極力低減するた
めに極めて高不純物濃度の基板を使用している。その基
板に比べて成長される工ンタキシャル層は形成されるデ
バイスの特性上から３〜５桁低い不純物濃度が要求され
、この際結合半径の差異によるパイクリスタル効果によ
って半導体基板にスリップ、反りが多発する。例えば高
不純物濃度のボロン基板に低濃度ボロンのエピタキシャ
ル成長を行う場合エピタキシャル層側に凸状に、高不純
物濃度のアンチモン基板に低濃度リンのエピタキシャル
成長を行う場合エピタキシャル層側に凹状に湾曲しその
反りとともにスリップも発生させる。当然ながらエピタ
キシャル層が厚い程反り等は増大し、後続工程の作業の
困難さ、デバイス特性の劣化を招く。なお従来よりスリ
ップ対策として第１図に示す如く、エピタキシャル成長
用サセプターのザグリ形状を改良してスリップの発生を
抑えているが、それでも基板の周辺部まで発生させない
ようにするのは困難であり、反りにも全く効果がない。
またエピタキシャル成長時に基板の裏面からのオートド
ープ抑制の目的で基板裏面にノンドーグシリコン層を約
５μ程度堆積されている。しかし反り、スリップの発生
防止としてはほとんど効果がない。
（ハ）発明の目的 本発明は断点に鑑みてなされ、反りおよびスリップの発
生を大巾に防止した半導体基板の製造方法を実現するこ
とを目的とする。
に）発明の構成 本発明は高不純物濃度を有する半導体基板の反対主面に
エピタキシャル層と同等の不純物温度及び厚みを有する
シリコン層を堆積した後、半導体、ｔ［の−主面にシリ
コンエビクキシャル層を成長する様に構成される、 （ホ）実施例 本発明の一実施例を第２図Ａ、Ｂ、Ｃを参照して説明す
る。
第１の工程は第２図Ａの如く、サセプター（１）上面に
シリコン層（２）を付着することにある。即ちサセプタ
ー（１）を反応炉内に配置し、エピタキシャル成長と同
一条件でＣＶＤ法によりシリコン層（２）をエピタキシ
ャル層（４）と同一の厚みになる様に堆積する。具体的
には約１２００℃で７オスフイン　゛（ＰＨ３）　　と
四塩化シリコン（ｓｉｃ４）　　を反応させてサセプタ
ー（１）上にリンドープ３×１０ｃｒｎ　で約３０μｍ
厚に付着する。なおシリコン層（２）はサセプター（１
）上に成長するのでポリシリコンとなる。
またシリコン層（２）の厚みは時間により制御する。
第２の工程は第２図Ｂの如（、サセプター（１）のシリ
コン層（２）上にウェファ（３）を載置する。ウェファ
（３）としては（１１１）面で２８０μｍ厚、アンチモ
ンドープ５Ｘ１０ｃｍ　のＮ型シリコンを用いる。
第３の工程は第２図Ｃの如く、反応炉を作動させて所望
のエピタキシャル成長を行う。反応炉を約１２００°Ｃ
に昇温し、ウェファ（３）表面の汚れを取り除くために
ＨｃＡ　　によるベーパーエツチングを行う。このとき
シリコン層（２）はウェファ（３）裏面に付着する。続
いてフォスフィｙ　（ＰＨ，ｓ　）　と四塩化シリコン
（ｓｉｃｋ４）　　を導入してエピタキシャル成長を行
い、約２８μｍ厚でリンドープ３×ｌＯσ　のエピタキ
シャル層（４）を形成する。
（へ）効果 従来の裏面にオートドープ抑制のためにノンドープシリ
コン層５μｍを堆積したウェファでは約３０μｍのエピ
タキシャル層を形成するに際し、約４０μｍの反りが発
生するが、本発明に依れば２．０μｍ以下の反りに低減
できち　またスリップは従来方法ではウェファの約半分
に無数に発生するが、本発明ではほとんど皆無となりエ
ピタキシャル層（４）の結晶欠陥が少いことを示してい
る。
【図面の簡単な説明】
第１図は従来例を説明する断面図、第２図Ａ、Ｂ、Ｃは
本廃明を説明する断面図である。 （１）はサセプター、（２）はシリコン層、（３）はウ
ェファ、（４）はエピタキシャル層である。

Claims (1)

    【特許請求の範囲】
  1. （１）−導電型で高不純物濃度を有する半導体基板の一
    生面にエピタキシャル層を成長させる半導体基板の製造
    方法に於いて、前記基板の反対主面にエピタキシャル層
    と同等の不純物濃度および厚みを有するシリコン層を堆
    積した後にエピタキシャル成長を行うことを特徴とする
    半導体基板の製造方法。
JP3143583A 1983-02-25 1983-02-25 半導体基板の製造方法 Pending JPS59155917A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5913130A (en) * 1996-06-12 1999-06-15 Harris Corporation Method for fabricating a power device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5913130A (en) * 1996-06-12 1999-06-15 Harris Corporation Method for fabricating a power device
US6078077A (en) * 1996-06-12 2000-06-20 Intersil Corporation Power device
US6236083B1 (en) 1996-06-12 2001-05-22 Intersil Corporation Power device

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