JPS59152856U - 公衆電話機のマルチ課金テスト回路 - Google Patents

公衆電話機のマルチ課金テスト回路

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JPS59152856U
JPS59152856U JP4531483U JP4531483U JPS59152856U JP S59152856 U JPS59152856 U JP S59152856U JP 4531483 U JP4531483 U JP 4531483U JP 4531483 U JP4531483 U JP 4531483U JP S59152856 U JPS59152856 U JP S59152856U
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JP
Japan
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circuit
charging
output
complementary
test circuit
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Pending
Application number
JP4531483U
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English (en)
Inventor
根本　政文
Original Assignee
株式会社田村電機製作所
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は本考案を適用する公衆電話機の要部を示すブロ
ック図、第２図は本考案による公衆電話機のマルチ課金
テスト回路の一実施例を示す回路図である。 ＣＭＣ・・・・・・相補回路、ＶＤＤ・・・・・・電源
、ＩＶ・・・・・・インバータ、Ｒ３・・・・・・抵抗
、ＴＰ１〜ＴＰ３・・・・・・テスト端子、Ｇ１．Ｇ２
・・・・・・アンドゲート（ゲート回路）、Ｇ３・・・
・・・オアゲート（論理和回路）。

Claims (1)

    【実用新案登録請求の範囲】
  1. 課金信号の到来でマルチ課金タイマによる基準クロック
    のカウント動作を開始してマルチ課金信号を所定時間毎
    に出力する公衆電話機のマルチ課金回路において、テス
    ト入力の有無に応じて第１、第２の相補出力の論理をそ
    れぞれ反転させる相補回路と、前記第１の相補出力と前
    記基準クロックとを２人力とする第１ゲート回路と、前
    記第２の相補出力と前記基準クロックを逓倍したクロッ
    クとを２人力とする第２ゲート回路と、前記第１および
    第２の２つのゲート回路の各出力を２人力として前記マ
    ルチ課金タイマにクロック信号を送出する論理和回路と
    から構成され、テスト入力があるときに前記第２のゲー
    ト回路の出力によってテスト動作を行うようにしたこと
    を特徴とする公衆電話機のマルチ課金テスト回路。
JP4531483U 1983-03-29 1983-03-29 公衆電話機のマルチ課金テスト回路 Pending JPS59152856U (ja)

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JP4531483U JPS59152856U (ja) 1983-03-29 1983-03-29 公衆電話機のマルチ課金テスト回路

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JPS59152856U true JPS59152856U (ja) 1984-10-13

Family

ID=30175828

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JP4531483U Pending JPS59152856U (ja) 1983-03-29 1983-03-29 公衆電話機のマルチ課金テスト回路

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