JPS59144126A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

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Publication number
JPS59144126A
JPS59144126A JP58018520A JP1852083A JPS59144126A JP S59144126 A JPS59144126 A JP S59144126A JP 58018520 A JP58018520 A JP 58018520A JP 1852083 A JP1852083 A JP 1852083A JP S59144126 A JPS59144126 A JP S59144126A
Authority
JP
Japan
Prior art keywords
alignment
electrode metal
pattern
wafer
semiconductor wafer
Prior art date
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Pending
Application number
JP58018520A
Other languages
Japanese (ja)
Inventor
Kiichiro Yamamoto
山本 喜一朗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Home Electronics Ltd
NEC Corp
Original Assignee
NEC Home Electronics Ltd
Nippon Electric Co Ltd
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Filing date
Publication date
Application filed by NEC Home Electronics Ltd, Nippon Electric Co Ltd filed Critical NEC Home Electronics Ltd
Priority to JP58018520A priority Critical patent/JPS59144126A/en
Publication of JPS59144126A publication Critical patent/JPS59144126A/en
Pending legal-status Critical Current

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Classifications

    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

PURPOSE:To realize quick and highly accurate alignment by forming a pattern in the area near the circumference of wafer and vacuum-depositing electrode metal by covering this pattern with the sawl part of planetarium at the time of vacuum-depsiting electrode metal. CONSTITUTION:An alignment pattern 11 is formed in the area near the circumference in the right and left of a semiconductor wafer 10. A planetarium 13 has a hole 14, a stepped part 15 where the wafer 10 is placed by positioning around the hole 14 and a pawl part 16 which is extended toward the center of hole 14 from two areas of right and left sides of such stepped part 15. When the wafer 10 is placed by positioning on the stepped part 15, the pawl part 16 covers the pattern 11. Under this condition, an electrode metal such as aluminum is vacuum-deposited from the lower side. Next, a photo resist film is coated on the wafer 10 and alignment is carried out by confirming the pattern 11 through such film.

Description

【発明の詳細な説明】 技術分野 この発明は半導体装置の製造方法に関し、より詳しくは
半導体ウェーハに形成、したアライメントパターンを基
準、にして電極金属のバターニングのためのマス2アラ
イメントを実施する方法に関する。
DETAILED DESCRIPTION OF THE INVENTION Technical Field The present invention relates to a method for manufacturing a semiconductor device, and more specifically, a method for performing mass 2 alignment for patterning electrode metal using an alignment pattern formed on a semiconductor wafer as a reference. Regarding.

背景技術 半導体装置を製造する場合、数次のフォトエツチング工
程を繰り返えすため、マスクと半導体ウェーハとのアラ
イメントの時間および精度は重要である。このため、従
来は第1図に示すように、半導体ウェーハ1の左右2箇
所にアライメントパターン2,2を形成し、このアライ
メントパターン2,2を基準にして自動的にアライメン
トを行なっている。このアライメントパターン2,2は
、酸化膜のフォトエツチングによって形成されており、
第2図に示すように、半導体ウエーノzlの表面1aに
対して、高さ0.1〜1.2P程度の突部3゜3または
深さ0.1〜1.2μ程度の溝でもって形成されている
BACKGROUND ART When manufacturing semiconductor devices, the time and accuracy of alignment between a mask and a semiconductor wafer are important because several photoetching processes are repeated. For this reason, conventionally, as shown in FIG. 1, alignment patterns 2, 2 are formed on the left and right sides of a semiconductor wafer 1, and alignment is automatically performed using these alignment patterns 2, 2 as a reference. These alignment patterns 2, 2 are formed by photoetching an oxide film,
As shown in FIG. 2, a protrusion 3°3 with a height of about 0.1 to 1.2P or a groove with a depth of about 0.1 to 1.2μ is formed on the surface 1a of the semiconductor wafer zl. has been done.

ところが、電極金属の蒸着時には、第3図に示すように
、アライメントパターン2,2上にモミ電極金属4が被
着形成されるため、アライメン) /<ターン2,2を
電極金属4を介して確認してアライメントを行なわなけ
ればならないが、電極金属4の表面は反射が強過ぎて、
突部3,3上とそれ以外の部分とのフントラストが小は
くで、アライメントパターン2,2の確認が困難である
ばかりでなく、第3図からも理解されるように、突部3
゜3上の電極金属4の突部4a、4aが突部3,3の幅
よりも広くなり、Lかも突部aa、4aと残余部とが傾
斜面で連続しているため、アライメントパターン2,2
の確認が著しく困難になり、結局アライメント時間が長
くなり、しかも精度が低いといった欠点があった。
However, when depositing the electrode metal, the fir electrode metal 4 is deposited on the alignment patterns 2, 2 as shown in FIG. It is necessary to check and perform alignment, but the surface of the electrode metal 4 is too reflective,
Not only is it difficult to confirm the alignment patterns 2, 2 due to the small gap between the tops of the protrusions 3 and other parts, but also, as can be seen from FIG.
The width of the protrusions 4a, 4a of the electrode metal 4 on ゜3 is wider than the width of the protrusions 3, 3, and the protrusions aa, 4a on the L side are continuous with the remaining portion on the inclined surface, so the alignment pattern 2 ,2
It becomes extremely difficult to confirm the alignment, resulting in a long alignment time and low accuracy.

発明の開示 それゆえ、この発明は電極金属のパターニングのための
アライメント時に、迅速かつ高精度のアライメントが可
能な半導体装置、の製造方法を提供することを目的とす
る。
DISCLOSURE OF THE INVENTION Therefore, an object of the present invention is to provide a method for manufacturing a semiconductor device that allows rapid and highly accurate alignment during alignment for patterning electrode metal.

この発明は要約すると、アライメントパターンを半導体
ウェーへの周縁部近傍に形成し、かつこのアライメント
パターンを電極金属の蒸着時にプラネタリウムの爪部で
被覆しておいて電極金属を蒸着し、次いで電極金属で覆
われていないアライメントパターンを基準にして電極金
属のバターニングのためのアライメントを実姉すること
を特徴とするものである。
In summary, the present invention can be summarized by forming an alignment pattern near the peripheral edge of a semiconductor wafer, covering this alignment pattern with a claw part of a planetarium during vapor deposition of electrode metal, and then vapor depositing electrode metal. This method is characterized in that the alignment for patterning the electrode metal is performed based on the uncovered alignment pattern.

すなわち、酸化膜または半導体材料は、電極金属はど反
射率が高くないので、アライメントパターンの突部また
は溝部と残余部とのコントラストは大きくなり、しかも
アライメントパターンが電極金属によって覆われていな
いので、アライメントパターンの確認が容易であり、ア
ライメントを迅速かつ高精度で実施できるのである。
That is, since the oxide film or semiconductor material does not have a high reflectance at the edge of the electrode metal, the contrast between the protrusions or grooves of the alignment pattern and the remaining parts is large, and furthermore, since the alignment pattern is not covered by the electrode metal, It is easy to confirm the alignment pattern, and alignment can be performed quickly and with high precision.

発明を実施するための最良の形態 以下、この発明の一実施例を第4図ないし第8図を参照
して説明する。
BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, one embodiment of the present invention will be described with reference to FIGS. 4 to 8.

第4図は半導体ウェーへの平面図である。第5図はプラ
ネタリウムの要部下面図であり、第6図は第5図のW−
Vi線に沿う断面図である。第7図は電極金属蒸着後の
半導体ウェーへの要部拡大断面図である。第8図はフォ
トレジスト膜形成後の半導体ウェーへの要部拡大断面図
である。
FIG. 4 is a plan view of the semiconductor wafer. Figure 5 is a bottom view of the main part of the planetarium, and Figure 6 is the W--
FIG. 3 is a cross-sectional view taken along the Vi line. FIG. 7 is an enlarged sectional view of the main part of the semiconductor wafer after electrode metal deposition. FIG. 8 is an enlarged sectional view of the main part of the semiconductor wafer after the photoresist film is formed.

この発明では、まず、第4図に示すように、半導体ウェ
ーハ10の左右の周縁部近傍にアライメント時ぜターン
11.11を形成する。このアライメる。
In this invention, first, as shown in FIG. 4, alignment gaps 11 and 11 are formed near the left and right peripheral edges of the semiconductor wafer 10. This alignment.

次に、このアライメントパターン11.llを基準にし
て、数次のフォトエツチング工程のアライメント作業を
実施する。
Next, this alignment pattern 11. Alignment work in several photo-etching steps is performed using ll as a reference.

電極金属の蒸着時は、第5図および第6図に示す形状の
プラネタリウム13を使用する。すなわち、このプラネ
タリウム13は孔14と、孔14の周囲に半導体ウェー
ハ1o全位置決めして載置する段部15と、この段部1
5の左右2箇所から孔14の中心方向に向って廷びる爪
部16,16を有する。そして、前記段部15に半導体
ウェーハ10を位置決め載置したとき、前記爪部16,
16がアライメントパターンl’l、11を被覆する。
When depositing the electrode metal, a planetarium 13 having the shape shown in FIGS. 5 and 6 is used. That is, this planetarium 13 has a hole 14, a stepped portion 15 on which the semiconductor wafer 1o is placed with its entire position positioned around the hole 14, and this stepped portion 1.
It has claw portions 16, 16 that extend toward the center of the hole 14 from two places on the left and right sides of the hole 14. When the semiconductor wafer 10 is positioned and placed on the stepped portion 15, the claw portions 16,
16 covers the alignment pattern l'l, 11.

この状態で、下方よりアルミニウム等の電極金属を蒸着
すると、第7図に示すように、アライメントパターン1
1.11には電極金属17が蒸着されない0 次に、この半導体ウェーハlOに、第8図に示すように
、フォトレジスト膜18を塗布形成し、フォトレジスト
@18を通してアライメントパターシュ1.ユ1を確8
71 してアライメントを行なう。
In this state, when an electrode metal such as aluminum is deposited from below, an alignment pattern 1 is formed as shown in FIG.
Next, as shown in FIG. 8, a photoresist film 18 is coated on this semiconductor wafer lO, and the alignment pattern 1.11 is passed through the photoresist film 18. Confirm Yu 1 8
71 and perform alignment.

このとき、アライメントパターン11.11の上に電極
金属17が形成されておらず、フォトレジスト膜18は
透明で厚さも0.7〜1.Q/j程度であるため、アラ
イメントパターン11.11の確認は容易かつ確実に行
なえ、アライメント作業を迅速かツ高精度で実施できる
At this time, the electrode metal 17 is not formed on the alignment pattern 11.11, and the photoresist film 18 is transparent and has a thickness of 0.7 to 1.1 mm. Since it is approximately Q/j, the alignment pattern 11.11 can be checked easily and reliably, and the alignment work can be performed quickly and with high accuracy.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は従来のアライメントパターンを有する半導体ウ
ェーハの平面図である。 第2 図u 第1 図の半導体ウェーハのアライメンド
パターン部の拡大断面図である。 第3図は同じ〈電極金属を形成したのちのアライメント
パターン部の拡大断面図である。 第4図はこの発明のアライメントパターンを形成した半
導体ウェーハの平面図である。 第5図はこの発明に用いる電極金属蒸着用のプラネタリ
ウムの要部下面図である。 第6図は第5図のプラネタリウムのM −M線に沿う要
部断面図である。 第7図はこの発明の電極金属蒸着後の半導体つニーへの
アライメントパターン部の拡大11jt 面図テある。 第8図は同じくフォトレジスト膜形成後の半導体ウェー
へのアライメントパターン部の拡大断面図である。 10・・・・・・半導体ウェーハ、 11・・・・・・アライメントノぐターン、12・・・
・・・突部、 13・・・・・・プラネタリウム、 16・・・・・・爪部、 17・・・・・・電極金属、 18・・・・・・フォトレジスト膜。
FIG. 1 is a plan view of a semiconductor wafer having a conventional alignment pattern. FIG. 2 u is an enlarged sectional view of the alignment pattern portion of the semiconductor wafer of FIG. 1; FIG. 3 is an enlarged sectional view of the same alignment pattern portion after forming the electrode metal. FIG. 4 is a plan view of a semiconductor wafer on which an alignment pattern of the present invention is formed. FIG. 5 is a main bottom view of a planetarium for electrode metal deposition used in the present invention. FIG. 6 is a sectional view of the main part of the planetarium shown in FIG. 5, taken along line M-M. FIG. 7 is an enlarged cross-sectional view of the alignment pattern portion on the semiconductor knee after electrode metal deposition according to the present invention. FIG. 8 is an enlarged sectional view of the alignment pattern portion on the semiconductor wafer after the formation of the photoresist film. 10...Semiconductor wafer, 11...Alignment turn, 12...
... Protrusion, 13 ... Planetarium, 16 ... Claw portion, 17 ... Electrode metal, 18 ... Photoresist film.

Claims (1)

【特許請求の範囲】 半導体ウェーハにアライメントパターンを形成し、この
アライメントパターンによってアライメントを行なう半
導体装置の製造方法において、前記アライメントパター
ンを半導体ウェーへの周縁部近傍に形成する工程と、 前記アライメントパターンをプラネタリウムの爪部で被
覆して電極金属を蒸着する工程と、前記tM金金属よっ
て覆われていないアライメントパターンを基準にして電
極金属のパターニングのためのアライメントを行なう工
程とを含むことを特徴とする半導体装置の製造方法。
[Claims] A method for manufacturing a semiconductor device in which an alignment pattern is formed on a semiconductor wafer and alignment is performed using the alignment pattern, comprising: forming the alignment pattern near the peripheral edge of the semiconductor wafer; The method is characterized by comprising a step of vapor depositing an electrode metal by covering it with a claw portion of a planetarium, and a step of performing alignment for patterning the electrode metal based on the alignment pattern not covered by the tM gold metal. A method for manufacturing a semiconductor device.
JP58018520A 1983-02-07 1983-02-07 Manufacture of semiconductor device Pending JPS59144126A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5939132A (en) * 1992-09-11 1999-08-17 Matsushita Electric Industrial Co., Ltd. Alignment chips positioned in the peripheral part of the semiconductor substrate and method of manufacturing thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5939132A (en) * 1992-09-11 1999-08-17 Matsushita Electric Industrial Co., Ltd. Alignment chips positioned in the peripheral part of the semiconductor substrate and method of manufacturing thereof

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