JPS59142798A - シフトレジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、データの流れに関して直列に接続されており
シフトレジスタにより制御される復改の切換回路段を有
し、データビットをシフトするシフトレジスタに関する
。

公知のバイポーラ・シフトレジスタはクロック縁により
制御さ、（するフリップフロップ（Ｔ　’ｒ　［。

Ｄａｔａ　ＢｏＯｋ　ｆｏｒ　Ｄｅｓｉｇｎ　Ｅｎｇｉ
ｎｅｅｒｓ　−ＴｅｘａｓＩｎｓｔｒｕｍｅｎｔｓ　、
１９７７年発行、第７−８７頁参照）またはマスター・
スレーブ・フリップフロップ（Ｒ，Ｇ、　Ｈｉｆｆｅｒ
ｄ、Ｉｎｔｅｇｒａｔｅｄ　Ｃ１ｒｃｕｉｔＰｏｃｋｅ
ｔ　Ｂｏｏｋ　　％第２版、１９７６年、＄２ｏ。

〜２０２頁参照）により構成されている。

しかし、このようなシフトレジスタはＳ積回路内で比較
的多くの場所を必要とする。たとえばＥＣＬテクノロジ
ーで各切換回路段に対して約α０５ａｍ２　が必要とさ
れる。

本発明の目的は、切換回路段あたりの占有場所を減じ、
従ってまた実装密度を全体として高めることである。こ
の目的は１本発明によれば、特許請求の範囲第１項に記
載のシフトレジスタにより達成される。本発明の実施態
様は特許請求の範囲第２項以下にあげられている。

本発明によるメモリセルを用いてシフトレジスタを構成
する場合、ビットあたり２つのメモリセルを必要とする
ことは従来と同じであるが、上記の例と同一のテクノロ
ジーで製作する場合のビットあたり所要面積は約Ｑ、Ｑ
２＋ｕＦに減ぜられ得る。

以下１図面に示されている実施例により本発明を一層詳
細に説明する。

シフトレジスタのシフトチェインの構成に用いられる第
１図の形式のメモリセルは原理的には米国特許第２５３
７０７８号明細書により公知である。しかし、留意すべ
きこととして、公知のメモリセルは、同一の接２院点が
入力端としても出力端としても利用されるので、そのま
まではシフトレジスタに適していない。

ａ５１図に示されているゲータ入力端およびデータ出力
端の分離のみでは、シフトレジスタ内のメモリセルとし
て用いるのにはまだ不十分である。

なぜならば、シフトの間に出力レベルが入力レベルに遺
従するからである。従って、シフトすべき各データビッ
トに対して１重さならなしＡ別々のクロックパルスによ
り交互にアクティブ化される２つのメモリセルが設けら
れていなければならなり）。

シフトレジスタのシフトチェインの第１図（１示されて
いるセクションのなかの両メモリセルの各々は、それぞ
れ一方のトランジスタのコレクタカー他方のトランジス
タのベースと接続されてし）、乙２つの二重エミッタ・
トランジスタＺ　Ｔ　１１．　ＺＴ１２から成っている
。コレクタはコレクク抵抗Ｒ１１゜Ｒ１２を介して、第
１のクロック位相のクロックパルスＣ１を与えられる１
つの結合点（二接続さ、ｌｔている。次段のメモリセル
の相応の結合点（二ｋまＪ２のクロック位相のクロック
ツくルスＣ２力玉与えられる。第１および第２のクロッ
ク位相のグロックパルスは互いに相補性または互い（＝
非依存性−Ｃあってよい。いずれの場合にも、前記のよ
う（二１両クロックパルスは重さなってはならない。

二重エミッタ・トランジスタＺ’Ｔ　１１．　ＺＴ　１
２の第１のエミッタは、定岨流＃ｉンシミュレーション
する１つの抵抗Ｒ１３Ｙ介して、動作電圧の負の端子−
ｖ９゜と接続されている。第２の二二ソダは、第１のメ
モリセル内に記憶さｇだ情報を次段の同−構成のメモリ
セルに伝達するため１次段のメモリセルのトランジスタ
ＺＴ２１．ＺＴ２２のコレクタと接・続されている。し
かし、情報伝達は、クロックパルス供給用の結金魚にお
けるレベルに関してＣｌ−ＨかつＣ２＝、Ｌが成り豆つ
ときにのみ行なわれる。同様に、第１のメモリセル対の
弔２のメモリセルの内容はＣ２−ＨかつＣＩ−Ｌにより
次段のメモリセル対の第１のメモリセルに伝達さＩする
。

データが一般に多段のシフトチェインの始端において一
般には１尋られない相補形式で必要とされるので、また
第１のメモリセルから第２のメモリセルへのデータＩ云
達の間に第１のメモリセル内に記憶されているデーダビ
ットがオーバーライドされることは回避されなければな
らないので、これらの条件を満足するデータ入力変換器
が必要とされる。このようなデータ入力変換器が第２図
中に示されている。

このデータ入力変換器はトランジスタＴ１およびＴ２を
有する１つの差動増ｌ１ｇ器を含んでおり、両トランジ
ヌダのエミッタは互いに接続さ２ｔて１つの定電流源Ｉ
ＫＩに接続されている。一方のトランジスタＴ２のベー
スは一定の参照電位Ｖｒｅｆ　１に接続されている。差
動増Ｉ嘔器の制御入力端の萌：二ハ、トランジスタＴ３
および定屯ｌ丸′ＩＡＩＫ２を有するエミッタホロワが
接続されている。このエミッタホロワはデータ入力信号
１）１ｎを受ける。トランジスタＴＩ、Ｔ２のコレクタ
と付属のコレクタ負荷抵抗Ｒ１，Ｒ２との間（＝は、ト
ランジスタＴ４．Ｔ５を有する別のエミッタホロワが僧
、坑されており、これらのトランジスタが７フトチエイ
ンの第１の、メモリセルに制御信号を供ｍｌ］する。こ
の目的で第２図（二よるデータ入力変換器のトランジス
タＴ４．Ｔ５のエミッタは第１のメモリセル（第１図）
のｆ−ラン９スタＺＴ１１．ＺＴＩ　２のコレクタと接
続されてい−る。

通常の構成による回路装置と異なり、第２図による入力
・変換器内のコレクタ負荷抵抗Ｒ１，ｌＲ２は基準′ｉ
Ｅ位Ｖ。０ではなくメモリセルの構成と同様に第２のク
ロック位相のクロックパルスｃ２の供給用の＠金魚と接
続されている。従って、入力端Ｄｉｎにおける２進値は
ｃ２−Ｈがッ（’１−ＬＯ）トきのみｉｔの７Ｚモリセ
ルに伝達される。Ｃ２−Ｌのときには５りａツクＣ１の
２進値に関係なく。

伝達は阻止さ７ｈる。

ンＪＥ　］および第２のり自ツク位相のり【コックパル
スＣＩ、（’２の発生のためクロック変換器として、−
人力変換器にほぼ相当しただしコレクタ抵抗が基準電位
Ｖ。Ｃに接続されている（図示されていない）回ｌ１１
３　装置（ＥＥＣＩ、インバータ）が用いられ得る。

この場合、　Ｃ２−ＣＩが成り立つ。

２つの外部りａツクを用いる場合には、２つのりａツク
変換器が必要である。ただし、これらのクロック変換器
は、前記のクロック変換器と異なり、それぞれただ１つ
の出カニミッタホロワを有する。必要とされない各１つ
のコレクタ抵抗は同様に省略され、短絡線により置換さ
れ得る。

第１図によるメモリセルを有するシフトレジスタの出力
信号は＠終のメモリセルの交さ＋法会されたトランジス
タの自由なエミッタから相で１１百杉式で取出され得る
。その際に留意すべきこととして。

このメモリセルの正膚な４能を乱さないように、出力負
荷はごく小さくなければならない。従って。

エミッタ結合されたトランジスタ’１’６．’Ｔ７’ｒ
有し定電流源ＩＫ３により４流を供給される差動増幅器
の形態の第３図によるデータ出力変便器を用いることは
一層有利である。差動増幅器の両（ブツンユブル）入力
端は最終のメモリセルのトランジスタの自由なエミッタ
と接続されている。コレクタ抵抗Ｒ３と接続されている
トランジヌダＴ７のコレクタに、エミッタホロワとして
作動するトランジスタＴ８のベースが接続されている。

データ出力変換器の比較的爾い負荷能力を有する出力端
り。ｕｔ　に、シフトレジスタの出力信号がＥＣＬＭ路
で通常のレベルで得られる。

通常のメモリセルを用いる本発明によるシフトレジスタ
の構成は第１図による実施例に制限されナイ。たとえば
、交さ結合されたトランジスタＺＴ１１ｔ、；、１１：
びＺＴＩ２まタハ、ｌ　Ｔ　２１およびＺＴ２２に対す
る共通エミッタ抵抗Ｒ１３またはＲ２３はそれ自体は公
知の仕方で亀流綜回路内のトランジスタにより所懐され
得る。さらＣ二、トランジスタＺＴＩＩないしＺＴ２２
の第２のエミッタのかわりに追加的なトランジスタをエ
ミッタホロワ回路内に伝達回路として設け、それらのベ
ース電極を交さ結合されたトランジスタＺＴＩＩないし
ＺＴ２２のコレクタと接続しておくことも可能である。

１つのメモリセルに対応づけられている両エミッタホロ
ワ・トランジスタの少なくとも１つが２つのエミッタを
有するものとして構成されれば、第２のエミッタを介し
てシフトレジスタ内に記憶されたデータが並列に十分な
負荷能力をもって出力され得る。

上記のメモリセルと類似のメモリセルが第４図に示され
ている。しかし、重要な相違点として。

第４図による実施例では、交さ結合されたトランジスタ
ＺＴ３１およびＺＴ３２が互いに逆に、４１される。こ
の駆動の仕方は特に場所をとらない集積を可能にする。

なぜならば、トランジスタＺＴ３１およびＺＴ３２と参
照電位”ｒｅｆ２により制御される第４図中の４１ｊｔ
ｔ詠トランジスタＺＴ３３とが１つの共通の絶縁四部の
なかに歌付けられ得るからである。エミッタホロワ・ト
ランジスタＺＴ３４、ＺＴ３５は通誰のように接続され
ている。

交さ結合されたトランジスタＺＴ４１．ＺＴ４２が同様
に互いに逆に１継動されるメモリセルのもう１つの実施
例が第５図に示されている。この場合、第４図の実施例
において交さ結合されたトランジスタに設けられている
オーム抵抗がｐｎｐ　トランジスタＺＴ４３．Ｚ’Ｔ４
４により置換されていご。

これらのトランジスタのエミッタはクロックＣ１または
Ｃ２を供給される結合点に接続されている。

また、ベース電極はトランジスタＺＴ４１およびＺＴ４
２のコレクタと接続されている。記憶されたセル内容を
次段のセルに伝達するための伝達回路としてトランジス
タＺＴ４５およびＺＴ４６が用いらｉｔている。少なく
とも近似的に一定の供給電流を発生するための抵抗Ｒ４
３は電流源回路内のトランジスタにより置換され得る。

トランジスタＺＴ４３．ＺＴ４４は横形トランジスタと
して構成されていてよい。

【図面の簡単な説明】

第１図は交さ結合された二重エミッタ・トランジスタか
ら成るメモリセルを有するシフトチェインの１つのセク
ションの回路図、第２図はデータ入力・変換器の回路図
、第３図はデータ出力変換器の回路図、＠４図は互いに
逆に駆動されるトランジスタを有するメモリセルの第１
の実施例の回路図、第５図は互いに逆に駆動されるトラ
ンジスタを有するメモリセルの第２の実施例の回路図で
あるＯ ＣＩ、Ｃ２・・・クロック、　Ｄ　　・・・　データ人
ｎ 先端、Ｄｏｕｔ　　・・・データ出力端、　　　ＩＫ・
・・定電流源、　　Ｒ・・・抵抗、　　Ｔ、ＺＴ・・・
トランジスタＯ

Claims (1)

1. 【特許請求の範囲】 １）　データの流れに関して直列に接続されておりシフ
   トクロックにより制御される複数の切換回路段を有し、
   データビットをシフトするシフトレジスタにおいて。 切換回路段として、それぞれ一方のトランジスタのコレ
   クタが他方のトランジスタのベースと接続されている各
   ２つのエミッタ結合されたバイポーラ・トランジスタ（
   ＺＴＩｌ、ＺＴ１２．ＺＴ２１．Ｚ’ｌ’２２．ＺｒＢ
   ２、ＺｒＢ２．ＺＴ４１．ＺＴ４２）、！ｌ：、−７Ｌ
   ／クタと反対側の端子で１つの共通結合点を形成Ｔる負
   荷抵抗（Ｒ１１，Ｒ１２，Ｒ２１゜Ｒ２２，Ｒ３１，Ｒ
   ３２，ＺＴ４３．ＺＴ４４）とを有するそれ自体は公知
   のメモリセルが設けられており。 各メモリセルの交さ結合されたトランジス９（ＺＴＩＩ
   、ＺＴ１２．ＺＴ２１．ＺＴ２２　。 ＺｒＢ２．　　ＺｒＢ２．　　ＺＴ４１．　　ＺＴ４２
   ）が方向依存性の伝達回路を介してそれぞれ次段のメモ
   リセルの相応のトランジスタのコレクタと接続さｊｔて
   おり。 第Ｉ、第３などのメモリセルの結合点には第１のクロ・
   ツク位相のクロックパルス（Ｃ１）が与えらＸｌｔ、ま
   た第２．第４などのメモリセルの結合点には・ノもｌの
   ノ１０ツク位；＋１］のクロッパルス（Ｃ１］と重さな
   らない第２のクロック位相のクロックパルス（Ｃ２）が
   与えられることビ特徴とするシフトレジスタ。 ２）方向依存性の伝達回路が交さ結合されたドアｙジス
   ９（ＺＴｌｌ、ＺＴ１２．ＺＴ　２１゜ＺＴ２２）の追
   加的エミッタにより形成されていること暑特徴とする特
   許請求の範囲第１項記載のシフトレジスタ。 ３）　方向依存性の伝達回路がエミッタホロワ回路で作
   動する追加的トランジスタ（ＺＴ３４、ＺＴ３５．ＺＴ
   ４５．ＺＴ４６）ｌｎ、１１．り形成きれており、それ
   らのベース端子がメモリセルの交さ結合されたトランジ
   スタのベース端子と接続されていることを特徴とする特
   許請求の範囲第１項記載のシフトレジスタ。 ４）メモリセルの交さ結合されたトランジスタが互いに
   逆に駆動されることを特徴とする特許請求の範囲第１項
   または第３項記載のシフトレジスタ。 ５）　負荷抵抗が別のトランジスタ（ＺＴ４３゜ＺＴ４
   ４　）のコレクターエミッタ区間により形成されており
   、これらのトランジスタはメモリセルの交さ結合された
   トランジスタの伝導形式と反対の伝導形式を有し、がっ
   ベース端子で交さ結合されて互いに逆に駆動されるトラ
   ンジスタのコレクタと接続されていることを特徴とする
   特許請求の範囲第４項記戦のシフトレジスタ。